抬升源漏极的形成方法技术

本发明专利技术提供一种抬升源漏极的形成方法，包括：步骤

【技术实现步骤摘要】
抬升源漏极的形成方法


[0001]本专利技术涉及半导体
，特别是涉及一种抬升源漏极的形成方法
。

技术介绍

[0002]全耗尽型绝缘体上硅
(Fully Depleted Silicon On Insulator
，
FDSOI)
工艺中，形成有抬升源漏极，其目的是用以形成硅化物
(Silicide)
以及连接接触孔
(CT)。
现有的形成抬升源漏极的工艺流程为：
[0003]步骤
1)
在已经形成多晶硅栅极结构
110
的硅片
100
上沉积第一侧壁层
200
；
[0004]步骤
2)
进行光刻工艺以打开
PMOS
区域
AA
；
[0005]步骤
3)
干法刻蚀
PMOS
区域
AA
的第一侧壁层
200
形成第一侧壁结构
210
；
[0006]步骤
4)
生长
PMOS
源漏极外延层
300
；
[0007]步骤
5)
沉积硬掩膜层
400
；
[0008]步骤
6)
进行光刻工艺，打开
NMOS
区域
BB
；
[0009]步骤
7)
干法刻蚀
NMOS
区域
BB
的硬掩膜层
400
和第一侧壁层
200
，形成第二侧壁结构
410
；
[0010]步骤
8)
生长
NMOS
源漏极外延层
500
；
[0011]步骤
9)
刻蚀去除硬掩膜层
400。
[0012]然而，在去除硬掩膜层时，若硬掩膜层采用无法利用湿法清洗去除的材料
(
如
SiCN
或
SiOCN)
，则需要干法刻蚀将其去除，然而，在干法刻蚀过程中，
NMOS
源漏外延层
(
简称
NEPI)
也会被刻蚀，而在对
NEPI
进行刻蚀时，其厚度的减少量不稳定，从而造成工艺稳定性差，最终导致电性结果不稳定，甚至会导致电性结构异常
。

技术实现思路

[0013]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种抬升源漏极的形成方法，用于解决现有的在干法刻蚀去除硬掩膜层时，
NMOS
源漏栅极外延层厚度减少量不稳定，从而导致器件稳定性差的问题
。
[0014]为实现上述目的及其他相关目的，本专利技术提供一种抬升源漏极的形成方法，所述方法包括：
[0015]步骤
1)
提供一半导体结构，包括衬底
、
形成于所述衬底表面的第一栅极结构及第二栅极结构，且所述衬底分为第一区域及第二区域，所述第一栅极结构位于所述第一区域，所述第二栅极结构位于所述第二区域；
[0016]步骤
2)
于所述半导体结构的表面沉积第一侧壁层；
[0017]步骤
3)
利用刻蚀工艺对形成于所述第一区域的所述第一侧壁层进行刻蚀以于所述第一栅极结构的侧壁形成第一侧墙；
[0018]步骤
4)
于所述第一栅极结构两侧的源漏区生长第一源漏极外延层以形成第一抬升源漏极；
[0019]步骤
5)
于通过步骤
4)
所形成结构的表面形成硬掩膜层；
[0020]步骤
6)
利用刻蚀工艺对形成于所述第二区域的所述硬掩膜层及所述第一侧壁层进行刻蚀以于所述第二栅极结构的侧壁形成第二侧墙；
[0021]步骤
7)
于所述第二栅极结构两侧的源漏区生长第二源漏栅极外延层以形成第二抬升源漏极；
[0022]步骤
8)
对通过步骤
7)
形成的结构进行低温氧化处理工艺，以于所述第二源漏栅极外延层的表面形成牺牲层；
[0023]步骤
9)
利用干法刻蚀工艺去除形成于所述第一源漏栅极外延层表面的所述硬掩膜层
。
[0024]可选地，所述第一区域用于形成
PMOS
器件；所述第二区域用于形成
NMOS
器件
。
[0025]可选地，所述第一侧壁层的厚度包括
6nm
～
20nm。
[0026]可选地，所述第一侧壁层的材料包括
SiOCN。
[0027]可选地，所述第一源漏极外延层的厚度包括
10nm
～
30nm。
[0028]可选地，所述第一源漏极外延层内掺有硼离子
。
[0029]可选地，所述第一源漏极外延层的材料包括硅
、
锗硅或硅与锗硅组合的复合膜层
。
[0030]可选地，所述硬掩膜层的厚度包括
4nm
～
10nm。
[0031]可选地，所述硬掩膜层的材质包括
SiCN
或
SiOCN。
[0032]可选地，在执行步骤
4)
之后及执行步骤
5)
之前，或执行步骤
5)
之后及执行步骤
6)
之前，所述方法还包括进行快速热退火的步骤
。
[0033]可选地，所述第二源漏栅极外延层的厚度包括
16nm
～
36nm。
[0034]可选地，所述第二源漏栅极外延层的材料包括硅
、
磷硅或硅与磷硅组合的复合膜层
。
[0035]可选地，所述低温氧化处理工艺包括低温快速热氧化或
asher
工艺
。
[0036]可选地，所述牺牲层为氧化硅
。
[0037]可选地，在执行步骤
2)
之前，所述方法包括于所述第一栅极结构的表面及所述第二栅极结构的表面形成栅极掩膜层的步骤
。
[0038]可选地，所述栅极掩膜层包括氮化硅与氧化硅的双层结构
。
[0039]可选地，所述衬底为
SOI
衬底
。
[0040]如上所述，本专利技术的抬升源漏极的形成方法，通过在第二源漏栅极外延层
(NMOS
源漏栅极外延层
)
生长后增加低温氧化处理，使得在后续进行干法刻蚀去除硬掩膜层时，
NMOS
源漏栅极外延层的减少量基本稳定，从而保证了后续工艺的稳定性及最终电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种抬升源漏极的形成方法，其特征在于，所述方法包括：步骤
1)
提供一半导体结构，包括衬底
、
形成于所述衬底表面的第一栅极结构及第二栅极结构，且所述衬底分为第一区域及第二区域，所述第一栅极结构位于所述第一区域，所述第二栅极结构位于所述第二区域；步骤
2)
于所述半导体结构的表面沉积第一侧壁层；步骤
3)
利用刻蚀工艺对形成于所述第一区域的所述第一侧壁层进行刻蚀以于所述第一栅极结构的侧壁形成第一侧墙；步骤
4)
于所述第一栅极结构两侧的源漏区生长第一源漏极外延层以形成第一抬升源漏极；步骤
5)
于通过步骤
4)
所形成结构的表面形成硬掩膜层；步骤
6)
利用刻蚀工艺对形成于所述第二区域的所述硬掩膜层及所述第一侧壁层进行刻蚀以于所述第二栅极结构的侧壁形成第二侧墙；步骤
7)
于所述第二栅极结构两侧的源漏区生长第二源漏栅极外延层以形成第二抬升源漏极；步骤
8)
对通过步骤
7)
形成的结构进行低温氧化处理工艺，以于所述第二源漏栅极外延层的表面形成牺牲层；步骤
9)
利用干法刻蚀工艺去除形成于所述第一源漏栅极外延层表面的所述硬掩膜层
。2.
根据权利要求1所述的抬升源漏极的形成方法，其特征在于，所述第一区域用于形成
PMOS
器件；所述第二区域用于形成
NMOS
器件
。3.
根据权利要求2所述的抬升源漏极的形成方法，其特征在于，所述第一侧壁层的厚度包括
6nm
～
20nm。4.
根据权利要求3所述的抬升源漏极的形成方法，其特征在于，所述第一侧壁层的材料包括
SiOCN。5.
根据权利要求2所述的抬升源漏极的形成方法，其特征在于，所述第一源漏极外延层的厚度包括
10nm
～
30nm。6.
根据权利要求5所述的抬升源漏极的形成方法，其特征在于，所述第一源漏极外延层内掺有硼离子
。7...

【专利技术属性】
技术研发人员：汪韬，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：