存储器设备制造技术

一种存储器设备。实施方式的存储器设备(1)包含第一硅基板(W1)、第二硅基板(W2)、以及存储单元阵列(300)。在第一硅基板(W1)形成第一CMOS电路(100)。第二硅基板(W2)设于第一硅基板(W1)的上方。在第二硅基板(W2)形成第二CMOS电路(200)。存储单元阵列(300)设于第二硅基板(W2)的上方。存储单元阵列(300)连接于第一CMOS电路(100)以及第二CMOS电路(100)，并具有在第一硅基板(W1)以及第二硅基板(W2)的层叠方向上排列的多个存储单元。叠方向上排列的多个存储单元。叠方向上排列的多个存储单元。

【技术实现步骤摘要】
存储器设备
[0001]相关申请的引用
[0002]本申请以2021年06月23日申请的在先日本专利申请第2022
‑
100918号以及2022年12月12日申请的在先日本专利申请第2022
‑
198049号的优先权的利益为基础，并要求该优先权的利益，其内容整体通过引用包含于本文。


[0003]实施方式涉及存储器设备。

技术介绍

[0004]已知有能够非易失性地存储数据的NAND型闪存。

技术实现思路

[0005]一个实施方式抑制存储器设备的制造成本。
[0006]实施方式的存储器设备包含第一硅基板、第二硅基板、以及存储单元阵列。在第一硅基板形成第一CMOS电路。第二硅基板设于第一硅基板的上方。在第二硅基板形成第二CMOS电路。存储单元阵列设于第二硅基板的上方。存储单元阵列连接于第一CMOS电路以及第二CMOS电路，并具有在第一硅基板以及第二硅基板的层叠方向上排列的多个存储单元。
[0007]存储器设备还具备硅穿孔，该硅穿孔将所述第一CMOS电路与所述第二CMOS电路之间连接，或者将所述第一CMOS电路与所述第一存储单元阵列之间连接。
[0008]存储器设备还具备：所述第一硅基板与所述第二硅基板之间的第一接合层；包含于所述第一接合层的第一接合金属；以及被设置于所述第一接合层与所述第二硅基板之间且经由所述第一接合金属而连接的所述第一CMOS电路的布线。
[0009]存储器设备还具备：所述第一硅基板与所述第二硅基板之间的第一接合层；被设置于所述第一接合层与所述第一硅基板之间的所述第一CMOS电路的布线；以及包含于所述第一接合层的第一接合金属，所述布线经由所述第一接合金属以及所述硅穿孔与所述第二CMOS电路或者所述第一存储单元阵列连接。
[0010]存储器设备还具备：所述第二硅基板与所述第一存储单元阵列之间的第二接合层；以及包含于所述第二接合层的第二接合金属，所述第一存储单元阵列经由所述第二接合金属与所述第一CMOS电路或者所述第二CMOS电路连接。
[0011]存储器设备中，所述第二接合金属具有被设置成倒锥形状的第一部分、以及所述第一部分上的被设置成锥形状的第二部分。
[0012]存储器设备还具备分类为第一组及第二组的多个行解码器，所述第一存储单元阵列具有与所述多个行解码器分别连接的多个数据块，所述第一组的行解码器包含于所述第一CMOS电路，所述第二组的行解码器包含于所述第二CMOS电路。
[0013]存储器设备还具备多个行解码器，所述第一存储单元阵列具有与所述多个行解码器分别连接的多个数据块，所述多个行解码器分别所包含的多个元件被分类为第一元件组
及第二元件组，所述第一元件组包含于所述第一CMOS电路，所述第二元件组包含于所述第二CMOS电路。
[0014]存储器设备还具备分类为第一组及第二组的多个读出放大器，所述第一存储单元阵列具有与所述多个读出放大器分别连接的多个位线，所述第一组的读出放大器包含于所述第一CMOS电路，所述第二组的读出放大器包含于所述第二CMOS电路。
[0015]存储器设备还具备多个读出放大器，所述第一存储单元阵列具有与所述多个读出放大器分别连接的多个位线，所述多个读出放大器分别所包含的多个元件被分类为第三元件组及第四元件组，所述第三元件组包含于所述第一CMOS电路，所述第四元件组包含于所述第二CMOS电路。
[0016]存储器设备还具备多个行解码器以及多个读出放大器，所述第一存储单元阵列具有与所述多个行解码器分别连接的多个字线以及与所述多个读出放大器分别连接的多个位线，所述多个行解码器包含于所述第一CMOS电路以及所述第二CMOS电路中的一方，所述多个读出放大器包含于所述第一CMOS电路以及所述第二CMOS电路中的另一方。
[0017]存储器设备中，所述第一CMOS电路以及所述第二CMOS电路中的一方由低耐压晶体管构成，所述第一CMOS电路以及所述第二CMOS电路中的另一方由与所述低耐压晶体管相比高耐压的高耐压晶体管构成。
[0018]存储器设备还具备多个行解码器以及多个读出放大器，所述第一存储单元阵列具有与所述多个行解码器分别连接的多个字线以及与所述多个读出放大器分别连接的多个位线，所述多个行解码器包含于所述第一CMOS电路以及所述第二CMOS电路中的一方，所述多个读出放大器包含于所述第一CMOS电路以及所述第二CMOS电路中的另一方，所述第一CMOS电路以及所述第二CMOS电路中的所述一方包含连接于所述多个读出放大器与所述多个位线之间的多个第一高耐压晶体管。
[0019]存储器设备中，包含于所述第一CMOS电路的所述低耐压晶体管的栅极电极的层叠构造与包含于所述第二CMOS电路的所述高耐压晶体管的栅极电极的层叠构造不同。
[0020]存储器设备中，所述低耐压晶体管的栅极电极包含镍铂硅化物，所述高耐压晶体管的栅极电极包含硅化钨或者氮化钨。
[0021]存储器设备中，所述第一硅基板包含以第一间距形成的第一有源区域，所述第二硅基板包含以与所述第一间距不同的第二间距形成的第二有源区域，所述存储器设备具备串联连接有至少一个第一有源区域以及至少一个第二有源区域的电阻元件。
[0022]存储器设备中，所述第一CMOS电路包含具有第一栅极宽度的多个第一栅极电极，所述第二CMOS电路包含具有与所述第一栅极宽度不同的第二栅极宽度的多个第二栅极电极，所述存储器设备具备串联连接有至少一个第一栅极电极以及至少一个第二栅极电极的电阻元件。
[0023]存储器设备还具备：包含于形成有所述第一CMOS电路的层并且并行地配置的第一导电体以及第二导电体；以及包含于形成有所述第二CMOS电路的层并且并行地配置的第三导电体以及第四导电体，所述第一导电体与所述第三导电体经由第一硅穿孔连接，所述第二导电体与所述第四导电体经由第二硅穿孔连接，所述第一导电体以及所述第三导电体作为电容元件的一方电极发挥功能，所述第二导电体以及所述第四导电体作为所述电容元件的另一方电极发挥功能。
[0024]存储器设备还具备被设置于所述第一存储单元阵列的上方的第二存储单元阵列，所述第二CMOS电路用于控制所述第一存储单元阵列，所述第一CMOS电路用于控制所述第二存储单元阵列。
[0025]存储器设备还具备被设置于所述第一存储单元阵列的上方的第二存储单元阵列，所述第一CMOS电路用于控制所述第一存储单元阵列，所述第二CMOS电路用于控制所述第二存储单元阵列。
[0026]根据上述构成，能够抑制存储器设备的制造成本。
附图说明
[0027]图1是表示具备第一实施方式的存储器设备的存储器系统的构成的一例的框图。
[0028]图2是表示第一实施方式的存储器设备所具备的存储单元阵列的电路构成的一例的电路图。
[0029]图3是表示第一实施方式的存储器设备所具备的行解码器模块的电路构成的一例的电路图。
[0030]图4是本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器设备，其特征在于，具备：第一硅基板，形成有第一CMOS电路；第二硅基板，被设置于所述第一硅基板的上方，并形成有第二CMOS电路；以及第一存储单元阵列，被设置于所述第二硅基板的上方，与所述第一CMOS电路以及所述第二CMOS电路连接，具有在所述第一硅基板以及所述第二硅基板的层叠方向上排列的多个存储单元。2.如权利要求1所述的存储器设备，其特征在于，还具备硅穿孔，该硅穿孔将所述第一CMOS电路与所述第二CMOS电路之间连接，或者将所述第一CMOS电路与所述第一存储单元阵列之间连接。3.如权利要求2所述的存储器设备，其特征在于，还具备：所述第一硅基板与所述第二硅基板之间的第一接合层；包含于所述第一接合层的第一接合金属；以及被设置于所述第一接合层与所述第二硅基板之间且经由所述第一接合金属而连接的所述第一CMOS电路的布线。4.如权利要求2所述的存储器设备，其特征在于，还具备：所述第一硅基板与所述第二硅基板之间的第一接合层；被设置于所述第一接合层与所述第一硅基板之间的所述第一CMOS电路的布线；以及包含于所述第一接合层的第一接合金属，所述布线经由所述第一接合金属以及所述硅穿孔与所述第二CMOS电路或者所述第一存储单元阵列连接。5.如权利要求2所述的存储器设备，其特征在于，还具备：所述第二硅基板与所述第一存储单元阵列之间的第二接合层；以及包含于所述第二接合层的第二接合金属，所述第一存储单元阵列经由所述第二接合金属与所述第一CMOS电路或者所述第二CMOS电路连接。6.如权利要求5所述的存储器设备，其特征在于，所述第二接合金属具有被设置成倒锥形状的第一部分、以及所述第一部分上的被设置成锥形状的第二部分。7.如权利要求1所述的存储器设备，其特征在于，还具备分类为第一组及第二组的多个行解码器，所述第一存储单元阵列具有与所述多个行解码器分别连接的多个数据块，所述第一组的行解码器包含于所述第一CMOS电路，所述第二组的行解码器包含于所述第二CMOS电路。8.如权利要求1所述的存储器设备，其特征在于，还具备多个行解码器，所述第一存储单元阵列具有与所述多个行解码器分别连接的多个数据块，所述多个行解码器分别所包含的多个元件被分类为第一元件组及第二元件组，所述第一元件组包含于所述第一CMOS电路，所述第二元件组包含于所述第二CMOS电路。
9.如权利要求1所述的存储器设备，其特征在于，还具备分类为第一组及第二组的多个读出放大器，所述第一存储单元阵列具有与所述多个读出放大器分别连接的多个位线，所述第一组的读出放大器包含于所述第一CMOS电路，所述第二组的读出放大器包含于所述第二CMOS电路。10.如权利要求1所述的存储器设备，其特征在于，还具备多个读出放大器，所述第一存储单元阵列具有与所述多个读出放大器分别连接的多个位线，所述多个读出放大器分别所包含的多个元件被分类为第三元件组及第四元件组，所述第三元件组包含于所述第一CMOS电路，所述第四元件组包含于所述第二CMOS电路。11.如权利要求1所述的存储器设备，其特征在于，还具备多个行解码器以及多个读出放大器，所述第一存储单元阵列具有与所述多个行解码器分别连接的...

【专利技术属性】
技术研发人员：上中恒雄，位田友哉，山北茂洋，
申请(专利权)人：铠侠股份有限公司，
类型：新型
国别省市：