一种具有JFET的高短路耐量的SiCMOSFET及制备方法技术

本发明专利技术提供一种具有JFET的高短路耐量的SiC MOSFET及制备方法，该SiC MOSFET包括：第一JFET；所述第一JFET连接漏极和源极。该SiC MOSFET在电路短路的情况下能够通过第一JFET的控制夹断沟道，阻止电流通过，从而承受大电压大电流，使得SiC MOSFET不易烧毁，具有高短路耐量，并且应用范围广，生产成本低。生产成本低。生产成本低。

【技术实现步骤摘要】
一种具有JFET的高短路耐量的SiC MOSFET及制备方法


[0001]本专利技术涉及半导体
，具体涉及一种具有JFET的高短路耐量的SiC MOSFET及制备方法。

技术介绍

[0002]由于人为因素和机器故障，功率器件有时会工作在短路的故障下，通常情况下，一旦检测到器件短路，外部保护电路就会触发保护机制，即时关断电路，但是在触发保护电路反应时间内，要求器件能够承受一定时间的短路能力，这就是短路耐量
[0003]由于SiCMOSFET由于栅氧可靠性以及电流密度过大造成温度过高而引发热失效，使得SiCMOSFET的短路耐量较低(Infineon 1200V SiC MOSFET只有3us)。尽管SiC MOSFET具有较好的导热性能，但与Si器件和SiC MOSFET的短路性能相比，SiC MOSFET的短路保护在以下几个方面更具挑战性。
[0004]在相同额定电流容量下，SiC MOSFET芯片面积小，电流密度高，这就导致SiC MOSFET短路承受能力较弱。
[0005]其次，在短路工况下，SiC MOSFET较弱的界面质量会带来栅极氧化层可靠性问题，由于SiC MOSFET需要更高的正向栅极偏压，栅电场的增高会进一步加剧短路时栅极氧化层退化问题。
[0006]为了确保SiC MOSFET可靠运行在安全工作区内，其较弱的短路承受能力就要求短路保护电路具有更快地响应速度。然而，与Si器件相比，SiC MOSFET的结电容更小、开关速度更高。SiC MOSFET独特的正温度系数跨导导致其开通时的dI/dt和dV/dt随着结温的升高均增大。在较高的dI/dt和dV/dt条件下，SiC MOSFET短路保护电路的快速响应与抗噪声能力难以兼顾。传统工艺通过缩短外部电路的短路反应时间来保护SiC MOSFET，但仍旧有概率损坏SiC MOSFET。

技术实现思路

[0007]本专利技术的目的是提供一种具有JFET的高短路耐量的SiC MOSFET及制备方法，该SiC MOSFET电路短路的情况下能够承受大电压大电流，不易烧毁，具有高短路耐量。
[0008]一种具有JFET的高短路耐量的SiC MOSFET，包括：第一JFET；
[0009]所述第一JFET连接漏极和源极。
[0010]优选地，还包括：第二JFET；
[0011]所述第二JFET连接漏极和源极。
[0012]优选地，还包括：电子通道；
[0013]所述电子通道位于N
‑
drift区。
[0014]优选地，第一JFET由第一P+区、第一N
‑
base区和第一P
‑
base区构成；
[0015]所述第一JFET位于P
‑
base层上方。
[0016]优选地，第二JFET由第一P
‑
base区、N
‑
drift区和第二P
‑
base区构成；
[0017]所述第二JFET位于第一P
‑
base区和第二P
‑
base之间。
[0018]优选地，电子通道为CSL；
[0019]所述CSL位于第一P
‑
base区和第二P
‑
base之间。
[0020]优选地，还包括：N+sub层、N
‑
drift区、第一N+区、第二N+区、第一P+区、第二P+区、漏极、源极、栅极；
[0021]所述漏极位于N+sub层下方；
[0022]所述N+sub层位于所述N
‑
drift区下方；
[0023]所述N
‑
drift层位于第一P
‑
base区和第二P
‑
base区下方；
[0024]所述第一P
‑
base区位于所述第一N
‑
base区下方；
[0025]所述第二P
‑
base区位于所述第二N
‑
base区下方；
[0026]所述第一N
‑
base区位于所述第一P+区和第一N+区下方；
[0027]所述第二N
‑
base区位于所述第二P+区和第二N+区下方；
[0028]所述源极位于第一P+区、第一N+区、第二P+区、第二N+区和栅极上方；
[0029]所述栅极位于沟槽中。
[0030]一种具有JFET的高短路耐量的SiC MOSFET的制备方法，包括：
[0031]外延N
‑
drift层并蚀刻N
‑
drift层两侧；
[0032]在外延N
‑
drift层掺杂P
‑
base区；
[0033]在P
‑
base区上掺杂；
[0034]蚀刻沟槽；
[0035]沉积层间介质和金属电极。
[0036]优选地，外延N
‑
drift层并蚀刻N
‑
drift层两侧之前，还包括：在N
‑
drift层中掺杂CSL区。
[0037]优选地，蚀刻沟槽之后，还包括：在侧端沟槽中进行P+离子注入。
[0038]本专利技术通过在SIC MOSFET中设计两个JFET提高了SIC MOSFET器件本身的短路耐量能力，在短路情况下，第一JFET和第二JFET通过夹断源极和漏极之间的通道来阻止大电流通过，同时本专利技术设计了一个电子通道CSL，在电路正常工作时，防止因为JFET的夹断能力太强而导致器件饱和电流过低的情况出现，本专利技术同时适用于NMOS和PMOS，生产成本低，适用范围广。
附图说明
[0039]此处的附图被并入说明书中并构成本说明书的一部分，标示出了符合本专利技术的实施例，并与说明书一起用于解释本专利技术的原理。
[0040]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0041]图1为本专利技术的SIC MOSFET结构示意图；
[0042]图2为本专利技术的流程图；
[0043]图3为本专利技术的流程结构示意图。
具体实施方式
[0044]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0045]需要说明，本专利技术实施例中所有方向性指示(诸如上、下、左、右、前、后
……
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【技术保护点】

【技术特征摘要】
1.一种具有JFET的高短路耐量的SiC MOSFET，其特征在于，包括：第一JFET；所述第一JFET连接漏极和源极。2.根据权利要求1所述的一种具有JFET的高短路耐量的SiC MOSFET，其特征在于，还包括：第二JFET；所述第二JFET连接漏极和源极。3.根据权利要求2所述的一种具有JFET的高短路耐量的SiC MOSFET，其特征在于，还包括：电子通道；所述电子通道位于N
‑
drift区。4.根据权利要求1所述的一种具有JFET的高短路耐量的SiC MOSFET，其特征在于，所述第一JFET由第一P+区、第一N
‑
base区和第一P
‑
base区构成；所述第一JFET位于P
‑
base层上方。5.根据权利要求2所述的一种具有JFET的高短路耐量的SiC MOSFET，其特征在于，所述第二JFET由第一P
‑
base区、N
‑
drift区和第二P
‑
base区构成；所述第二JFET位于第一P
‑
base区和第二P
‑
base之间。6.根据权利要求3所述的一种具有JFET的高短路耐量的SiC MOSFET，其特征在于，所述电子通道为CSL；所述CSL位于第一P
‑
base区和第二P
‑
base之间。7.根据权利要求6所述的一种具有JFET的高短路耐量的SiC MOSFET，其特征在于，还包括：N+sub层、N
‑
drift区、第一N+区、第二N+区、第一P+区、第二P+区、漏极、源极、栅极；所述漏极位于N+...

【专利技术属性】
技术研发人员：刘涛，
申请(专利权)人：天狼芯半导体成都有限公司，
类型：发明
国别省市：