本发明专利技术提供能够抑制短沟道效应和阈值波动的半导体装置。该半导体装置包括：多个第一晶体管，形成在多层衬底的半导体层中的第一区域中，该多层衬底具有从半导体衬底开始依次在半导体衬底上的绝缘层和半导体层；多个第二晶体管，形成在半导体层中的第二区域中；第一杂质层，形成在半导体衬底中与第一区域相对的区域中；第二杂质层，形成在半导体衬底中与第二区域相对的区域中；以及第一隔离部分，使第一区域和第二区域彼此隔离，并且使第一杂质层和第二杂质层彼此电隔离以达到至少使在第一杂质层和第二杂质层之间流动的电流被阻断的程度。
【技术实现步骤摘要】
本专利技术涉及在绝缘层上提供有不同导电类型的两种晶体管的半导体装置。
技术介绍
随着栅极长度的缩短，MOS(金属氧化物半导体)晶体管的运行速度在增加。然 而，功耗也随之增加，并且集成电路的整体性能变得比现有集成电路的性能低的现象也很 明显。这种现象称为短沟道效应。尽可能地抑制这种效应以实现高性能、低能耗的集成电 路是极其重要的。然而，短沟道效应随着横向电场与纵向电场比率的增加而增加。因此，当 MOS晶体管形成在块体硅晶体中时，很难抑制短沟道效应。近年来，在绝缘层上的单晶硅层(S0I (绝缘体上硅)层)中形成MOS晶体管的技 术已引起了人们的注意(见日本专利申请公开No. 2001-284596)。在该技术中，通过使SOI 层变薄，使横向电场变小。此外，通过在SOI层正下方形成高浓度杂质层并且使用该杂质层 作背栅(back gate)，纵向电场增加。因此，从抑制短沟道效应的观点来看，该技术是很有前 途的。
技术实现思路
MOS晶体管包括ρ-沟道型MOS晶体管(ρ-型MOS晶体管)和n_沟道型MOS晶体管(η-型MOS晶体管)。存在ρ-型和η-型MOS晶体管彼此相邻地形成在半导体衬底上的 情况。例如，在SRAM(静态随机存取存储器)中，一个存储单元由两个ρ-型MOS晶体管和 两个η-型MOS晶体管形成。ρ-型MOS晶体管和η_型MOS晶体管彼此相邻地形成在存储单 元中。在如上所述的ρ-型MOS晶体管和η-型MOS晶体管彼此相邻地形成的情况下，出于 抑制短沟道效应的目的，考虑在SOI中形成两种晶体管，并且为这两种晶体管提供背栅。考 虑到栅极电压的阈值，需要使用η-型杂质层作为P-型MOS晶体管的背栅，施加正电压到该 η-型杂质层，并且使用P-型杂质层作为η-型MOS晶体管的背栅，施加负电压到该ρ-型杂 质层。然而，在此情况下，电流容易在P-型MOS晶体管的背栅和η-型MOS晶体管的背栅之 间流动。当电流(泄漏电流)的值增加时，背栅电压的下降将超过预期值。在背栅的电压 下降在晶体管之间变化的情况下，晶体管的特性在晶体管之间变化。当背栅电压下降(接 近零伏)时，阈值降低并且抑制短沟道效应的效果降低。因此，需要提供能够既抑制短沟道效应又抑制阈值波动的半导体装置。根据本专利技术的实施例，所提供的半导体装置包括在多层衬底上的多个第一晶体管 和多个第二晶体管，该多层衬底具有从半导体衬底开始依次在半导体衬底上的绝缘层和半 导体层。第一晶体管形成在半导体层中的第一区域中，并且第二晶体管形成在半导体层中 的第二区域中。第一杂质层形成在半导体衬底中与第一区域相对的区域中，并且第二杂质 层形成在半导体衬底中与第二区域相对的区域中。第一隔离部分形成在第一区域和第二区 域之间。第一隔离部分使第一区域和第二区域彼此隔离，并且使第一杂质层和第二杂质层彼此电隔离以达到至少使在第一杂质层和第二杂质层之间流动的电流被阻断的程度。 在本专利技术实施例的半导体装置中，可以提供能够从外部给第一杂质层和第二杂质 层施加电压的结构。在作为本专利技术实施例的半导体装置中提供这种结构的情况下，当第一 和第二晶体管例如为MOS晶体管时，第一和第二杂质层用作第二栅极(背栅)。本专利技术实施例的半导体装置提供了第一隔离部分，该第一隔离部分使第一区域和 第二区域彼此隔离，并且使第一杂质层和第二杂质层彼此电隔离以到达至少使在第一杂质 层和第二杂质层之间流动的电流被阻断的程度。通过此结构，当第一和第二杂质层用作背 栅时，在第一晶体管的背栅和第二晶体管的背栅之间流动的电流受到抑制。根据本专利技术实施例的半导体装置，当第一和第二杂质层用作背栅时，在第一晶体 管的背栅和第二晶体管的背栅之间流动的电流受到抑制。结果，背栅中的压降量减小，从而 无论是短沟道效应还是阈值波动都受到抑制。通过下面的描述，本专利技术的其它以及进一步的目标、特点和优势将更加明显易懂。 附图说明图1是根据本专利技术实施例的半导体装置的俯视构造示意图。图2是图1的半导体装置沿线A-A剖取的截面构造示意图。图3是图解图1的半导体装置的第一修改的截面构造示意图。图4是图解图1的半导体装置的第二修改的截面构造示意图。图5是图解图1的半导体装置的第三修改的截面构造示意图。图6是图解图1的半导体装置的第四修改的截面构造示意图。图7是图1的半导体装置的引线的截面构造示意图。图8A和8B是说明图1的半导体装置的制造工艺的截面图。图9A和9B是说明图8B之后的制造工艺的截面图。图IOA和IOB是说明图9B之后的制造工艺的截面图。图IlA和IlB是说明图IOB之后的制造工艺的截面图。图12A和12B是说明图IlB之后的制造工艺的截面图。图13是根据图1半导体装置的应用示例的半导体装置的俯视构造示意图。图14是图13的SRAM的电路图。图15是图13的半导体装置沿线A-A剖取的截面构造示意图。图16是图解图13的半导体装置的修改的截面构造示意图。图17A和17B是说明图1的半导体装置的修改的制造工艺的截面图。图18A和18B是说明图17B之后的制造工艺的截面图。具体实施例方式下面，将参考附图详细描述本专利技术的优选实施方式。描述将按下列顺序给出。实施例(具有两种MOS晶体管的半导体装置)应用示例(具有SRAM的半导体装置)修改实施例图1图解了根据本专利技术实施例的半导体装置1的俯视构造示例。半导体装置1是集成了多个晶体管的集成电路。例如，如图1所示，半导体装置1具有集成了多个P-型MOS晶体管11的第一区域10和集成了多个η-型MOS晶体管21的第二区域20。布局多个ρ-型MOS晶体管11在平面内沿一方向以预定的节距形成为系列。存在多个系列，并且它们彼此间以预定间隙平行地设置。第一区域10对应于每个系列设置。具体地 说，第一区域10是带状区域，在ρ型MOS晶体管11形成为系列的方向上延伸。第一区域10 以彼此间预定间隙平行地设置。在每个第一区域10中，一个或多个隔离部17(将在后面介 绍)形成在相邻的P-型MOS晶体管11之间。该实施例的ρ-型MOS晶体管11对应于本发 明的“第一晶体管”的具体示例。多个η-型MOS晶体管21在平面内沿一方向以预定的节距形成为系列，具体地讲， 在与P-型MOS晶体管11形成为系列的方向平行的方向上。存在多个系列，并且以彼此间 预定间隙平行地设置。第二区域20对应于每个系列设置。具体而言，第二区域20是带状 区域，在η-型MOS晶体管21形成为系列的方向上延伸。第二区域20以其间预定的间隙平 行地设置。在每个第二区域20中，一个或多个隔离部27(将在后面介绍)形成在相邻的 η-型MOS晶体管21之间。该实施例的η-型MOS晶体管21对应于本专利技术的“第二晶体管” 的具体示例。第一区域10和第二区域20可以如图1所示逐列地交替设置，或者虽然没有示出， 但是可以多列地交替设置。第一区域10和第二区域20可以如图1所示以锯齿(zig-zag) 方式延伸，或者虽然没有示出，但是可以线性地延伸。在任何情况下，使第一区域10和第二 区域20之间隔离的带状隔离部分37 (将在后面介绍)形成在第一区域10和第二区域20 之间。截面构造多层衬底30图2图解了沿着图1的线A-A剖取的截面构造的示例。如图2所示，例如，半导体 装置1通过集成大量本文档来自技高网...
【技术保护点】
一种半导体装置，包括：多个第一晶体管，形成在多层衬底的半导体层中的第一区域中，所述多层衬底具有从半导体衬底开始依次在所述半导体衬底上的绝缘层和所述半导体层；多个第二晶体管，形成在所述半导体层中的第二区域中；第一杂质层，形成在所述半导体衬底中与所述第一区域相对的区域中；第二杂质层，形成在所述半导体衬底中与所述第二区域相对的区域中；以及第一隔离部分，使所述第一区域和所述第二区域彼此隔离，并且使所述第一杂质层和所述第二杂质层彼此电隔离以达到至少使在所述第一杂质层和所述第二杂质层之间流动的电流被阻断的程度。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：菊池善明，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP[日本]
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