半导体元件及其制作方法技术

技术编号:39178197 阅读:10 留言:0更新日期:2023-10-27 08:26
本发明专利技术公开一种半导体元件及其制作方法,其中该制作半导体元件的方法为,首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上,然后形成一第一超低介电常数介电层于第一MTJ上,进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上,再形成一第二超低介电常数介电层于该受损层上。二超低介电常数介电层于该受损层上。二超低介电常数介电层于该受损层上。

【技术实现步骤摘要】
半导体元件及其制作方法
[0001]本申请是中国专利技术专利申请(申请号:201811612412.5,申请日:2018年12月27日,专利技术名称:半导体元件及其制作方法)的分案申请。


[0002]本专利技术涉及一种半导体元件及其制作方法,尤其是涉及一种磁阻式随机存取存储器(Magnetoresistive Random Access Memory,MRAM)及其制作方法。

技术介绍

[0003]已知,磁阻(magnetoresistance,MR)效应是材料的电阻随着外加磁场的变化而改变的效应,其物理量的定义,是在有无磁场下的电阻差除上原先电阻,用以代表电阻变化率。目前,磁阻效应已被成功地运用在硬盘生产上,具有重要的商业应用价值。此外,利用巨磁电阻物质在不同的磁化状态下具有不同电阻值的特点,还可以制成磁性随机存储器(MRAM),其优点是在不通电的情况下可以继续保留存储的数据。
[0004]上述磁阻效应还被应用在磁场感测(magnetic field sensor)领域,例如,移动电话中搭配全球定位系统(global positioning system,GPS)的电子罗盘(electronic compass)零组件,用来提供使用者移动方位等信息。目前,市场上已有各式的磁场感测技术,例如,各向异性磁阻(anisotropic magnetoresistance,AMR)感测元件、巨磁阻(GMR)感测元件、磁隧穿结(magnetic tunneling junction,MTJ)感测元件等等。然而,上述现有技术的缺点通常包括:较占芯片面积、制作工艺较昂贵、较耗电、灵敏度不足,以及易受温度变化影响等等,而有必要进一步改进。

技术实现思路

[0005]本专利技术一实施例公开一种制作半导体元件的方法。首先形成一第一磁性隧穿结(magnetic tunneling junction,MTJ)于一基底上,然后形成一第一超低介电常数介电层于第一MTJ上,进行一第一蚀刻制作工艺去除部分第一超低介电常数介电层并形成一受损层于第一超低介电常数介电层上,再形成一第二超低介电常数介电层于该受损层上。
[0006]本专利技术另一实施例公开一种半导体元件,其包含一第一磁性隧穿结(magnetic tunneling junction,MTJ)设于一基底上,一第一超低介电常数介电层设于该第一MTJ上,一受损层设于该第一超低介电常数介电层上以及一第二超低介电常数介电层设于该受损层上。
[0007]本专利技术又一实施例公开一种半导体元件,其包含一第一磁性隧穿结(magnetic tunneling junction,MTJ)以及一第二MTJ设于一基底上,一覆盖层设于该第一MTJ以及该第二MTJ上,其中设于该第一MTJ以及该第二MTJ间的该覆盖层上表面低于该第一MTJ正上方的该覆盖层上表面以及一超低介电常数介电层设于该覆盖层上。
[0008]本专利技术再一实施例公开一种半导体元件,其包含一第一磁性隧穿结(magnetic tunneling junction,MTJ)以及一第二MTJ设于一基底上,一第一超低介电常数介电层设于
该第一MTJ及该第二MTJ上,一第一覆盖层设于该第一第一超低介电常数介电层内并设于该第一MTJ及该第二MTJ之间以及一第二超低介电常数介电层设于该第一超低介电常数介电层上。
附图说明
[0009]图1至图7为本专利技术一实施例制作MRAM单元的方式示意图;
[0010]图8至图11为本专利技术一实施例制作MRAM单元的方法示意图;
[0011]图12至图14为本专利技术一实施例制作MRAM单元的方法示意图。
[0012]主要元件符号说明
[0013]12
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基底
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14
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MTJ区域
[0014]18
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层间介电层
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20
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金属内连线结构
[0015]22
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金属内连线结构
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24
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金属间介电层
[0016]26
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金属内连线
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28
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停止层
[0017]30
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金属间介电层
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32
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金属内连线
[0018]34
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阻障层
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36
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金属层
[0019]38
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MTJ堆叠结构
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40
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遮盖层
[0020]42
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遮盖层
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44
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第一电极层
[0021]46
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固定层
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48
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自由层
[0022]50
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遮盖层
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52
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第二电极层
[0023]54
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图案化掩模
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56
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有机介电层
[0024]58
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含硅硬掩模与抗反射层
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60
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图案化光致抗蚀剂
[0025]62
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MTJ
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64
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第一倾斜侧壁
[0026]66
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第二倾斜侧壁
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68
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衬垫层
[0027]70
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间隙壁
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72
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MTJ
[0028]74
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覆盖层
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76
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开口
[0029]78
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上凹曲面
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80
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下凹曲面
[0030]82
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超低介电常数介电层
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84
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金属间介电层
[0031]86
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超低介电常数介电层<本文档来自技高网
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【技术保护点】

【技术特征摘要】
1.一种制作半导体元件的方法,其特征在于,包含:形成第一磁性隧穿结于基底上;形成第一超低介电常数介电层于该第一磁性隧穿结上,其中该第一超低介电常数介电层的上表面包含曲面;进行第一蚀刻制作工艺去除部分该第一超低介电常数介电层,将该区面转换为V形,并形成受损层于该第一超低介电常数介电层上;以及形成第二超低介电常数介电层于该受损层上。2.如权利要求1所述的方法,其中该第一蚀刻制作工艺包含将氮气轰击至该第一超低介电常数介电层内以形成该受损层。3.如权利要求1所述的方法,另包含:形成该第一磁性隧穿结以及第二磁性隧...

【专利技术属性】
技术研发人员:王慧琳侯泰成高苇昕蔡馥郁谢晋阳翁宸毅张境尹蔡滨祥李昆儒李志岳吕佳霖陈俊隆廖琨垣赖育聪黄伟豪
申请(专利权)人:联华电子股份有限公司
类型:发明
国别省市:

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