封装结构、半导体器件及其制造方法技术

本公开实施例涉及半导体领域，公开了一种封装结构、半导体器件及其制造方法。半导体器件包括基底，基底包括介质层和半导体衬底，半导体衬底具有相对的正面和背面，介质层位于正面上；导电柱，导电柱位于介质层内且自正面向半导体衬底内延伸，且凸出于背面，其中，背面具有环绕导电柱的凹陷部，凹陷部与导电柱侧壁相邻接；钝化层，钝化层覆盖于背面且填充满凹陷部，钝化层还覆盖导电柱凸出于背面的侧壁，且露出所述导电柱的端面。本公开实施例至少能够提高半导体器件的可靠性。提高半导体器件的可靠性。提高半导体器件的可靠性。

【技术实现步骤摘要】
封装结构、半导体器件及其制造方法


[0001]本公开实施例涉及半导体领域，特别涉及一种封装结构、半导体器件及其制造方法。

技术介绍

[0002]随着高集成电路器件的不断发展，集成电路器件的间距尺寸可以减小。因此，也可以开发高集成电路器件的封装技术。封装技术可以包括：球栅阵列(BGA，Ball Grid Array Package)、芯片级封装(CSP，Chip Scale Package)、晶片级封装(WLP，Wafer Level Packaging)、三维堆叠封装、系统级封装(SIP，System In Package)等。
[0003]目前，提出一种三维堆叠型封装技术，可以通过将晶片(wafer，又成为晶圆)或者晶粒(die，又称为chip)彼此键合来形成三维堆叠型封装。其中，硅穿孔(TSV，Through
‑
Silicon Vias)技术是三维堆叠型封装中常用的技术之一。
[0004]然而，随着半导体器件尺寸的缩小和密度的增加，具有TSV的半导体器件的可靠性有待提高。

技术实现思路

[0005]本公开实施例提供一种封装结构、半导体器件及其制造方法，至少有利于提高半导体器件的可靠性。
[0006]根据本公开一些实施例，本公开实施例一方面提供一种半导体器件，包括：基底，所述基底包括介质层和半导体衬底，所述半导体衬底具有相对的正面和背面，所述介质层位于所述正面上；导电柱，所述导电柱位于所述介质层内且自所述正面向所述半导体衬底内延伸，且凸出于所述背面，其中，所述背面具有环绕所述导电柱的凹陷部，所述凹陷部与所述导电柱侧壁相邻接；钝化层，所述钝化层覆盖于所述背面且填充满所述凹陷部，所述钝化层还覆盖所述导电柱凸出于所述背面的侧壁，且露出所述导电柱的端面。
[0007]在一些实施例中，所述凹陷部与所述导电柱侧壁相邻接的面为斜坡面。
[0008]在一些实施例中，所述凹陷部与所述导电柱侧壁相邻接的面为弧面。
[0009]在一些实施例中，所述凹陷部与所述导电柱侧壁相邻接的面为平面。
[0010]在一些实施例中，以所述正面为基准，所述凹陷部的最大高度低于所述凹陷部以外的所述背面的高度。
[0011]在一些实施例中，所述凹陷部为环绕所述导电柱的环状结构。
[0012]在一些实施例中，所述钝化层包括依次层叠的第一钝化层和第二钝化层。
[0013]根据本公开一些实施例，本公开实施例另一方面还提供一种封装结构，包括上述任一实施例所述的半导体器件；器件层，所述器件层与所述半导体器件堆叠设置。
[0014]根据本公开一些实施例，本公开实施例另一方面还提供一种半导体器件制造方法，包括：提供基底，所述基底包括半导体衬底和介质层，所述半导体衬底具有相对的正面和背面，所述介质层位于所述正面上；形成初始导电柱，所述初始导电柱位于所述介质层内
且自所述正面向所述半导体衬底内延伸；对所述背面进行减薄处理，以去除部分厚度的所述半导体衬底；对邻近所述初始导电柱的所述背面进行刻蚀，形成凹陷部；形成钝化层，所述钝化层覆盖于所述半导体衬底和所述凹陷部表面，且还覆盖于所述初始导电柱；对所述初始导电柱进行平坦化处理，剩余的所述初始导电柱作为导电柱，且所述钝化层露出所述导电柱靠近所述背面处的端面。
[0015]在一些实施例中，形成所述凹陷部的步骤包括：在所述背面形成图形化的光刻胶层，所述图形化的光刻胶层露出所述初始导电柱周围的部分所述背面；以所述图形化的光刻胶层为掩膜，刻蚀所述背面，以形成所述凹陷部；去除所述图形化的光刻胶层。
[0016]本公开实施例提供的技术方案至少具有以下优点：
[0017]本公开实施例提供的半导体器件的技术方案中，包括由层叠的半导体衬底和介质层构成的基底，且基底内具有导电柱，导电柱自介质层内向半导体衬底内延伸，凸出于半导体衬底背面，其中，半导体衬底背面还具有环绕导电柱的凹陷部，且凹陷部与导电柱侧壁相邻接。由于设置有凹陷部，钝化层在覆盖背面的同时还覆盖凹陷部，因此可以保证半导体衬底的背面可以被钝化层完全覆盖，尤其是邻近导电柱的半导体衬底的背面不被钝化层暴露，从而避免由于邻近导电柱的半导体衬底背面被钝化层暴露的问题，进而避免导电柱内的金属离子经由暴露处的半导体衬底背面向半导体衬底内扩散的问题，防止半导体衬底受到金属离子的扩散污染。因此，本公开实施例有利于提高半导体器件的可靠性。
附图说明
[0018]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0019]图1至图4为相关技术中半导体器件的形成方法各步骤对应的结构示意图；
[0020]图5至图7为本公开实施例提供的半导体器件的几种结构示意图；
[0021]图8为本公开实施例提供的封装结构的结构示意图；
[0022]图9至图15为本公开实施例提供的半导体器件的制造方法中各步骤对应的结构示意图。
具体实施方式
[0023]由
技术介绍
可知，目前存在半导体器件可靠性有待提高的问题。
[0024]图1至图4为相关技术中半导体器件的形成方法各步骤对应的结构示意图。
[0025]参考图1，提供基底100，基底100包括半导体衬底110和介质层120，半导体衬底110位于介质层120上，基底100内还有自介质层120向半导体衬底110延伸的硅穿孔102。
[0026]继续参考图1，提供器件层101，器件层101与对介质层120正对且相键合，其中，硅穿孔103被介质层120露出的端面与器件层101内的电连接层(未图示)电接触。
[0027]参考图2，去除部分厚度的半导体衬底110，即减薄半导体衬底110，以使硅穿孔102顶面露出，且以介质层120朝向半导体衬底110的表面为基准，剩下的半导体衬底110顶面低
于硅穿孔120顶面。
[0028]在去除部分厚度的半导体衬底110期间，在硅穿孔102侧壁容易存在残留，使得半导体衬底110邻近硅穿孔102的顶面高于远离硅穿孔102的顶面，在硅穿孔102侧壁附近的半导体衬底110顶面为斜面。
[0029]参考图3，在半导体衬底110顶面以及硅穿孔102顶面沉积钝化层103，钝化层103可以包括依次沉积的第一钝化层113和第二钝化层123。
[0030]参考图4，对第一钝化层113和第二钝化层123进行平坦化处理，以露出硅穿孔102顶面，且硅穿孔102顶面与第二钝化层123齐平。
[0031]然而，由于上述的残留问题，导致在平坦化处理后，硅穿孔102周围的半导体衬底110被钝化层130露出，即钝化层1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：基底，所述基底包括介质层和半导体衬底，所述半导体衬底具有相对的正面和背面，所述介质层位于所述正面上；导电柱，所述导电柱位于所述介质层内且自所述正面向所述半导体衬底内延伸，且凸出于所述背面，其中，所述背面具有环绕所述导电柱的凹陷部，所述凹陷部与所述导电柱侧壁相邻接；钝化层，所述钝化层覆盖于所述背面且填充满所述凹陷部，所述钝化层还覆盖所述导电柱凸出于所述背面的侧壁，且露出所述导电柱的端面。2.根据权利要求1所述的半导体器件，其特征在于，所述凹陷部与所述导电柱侧壁相邻接的面为斜坡面。3.根据权利要求1所述的半导体器件，其特征在于，所述凹陷部与所述导电柱侧壁相邻接的面为弧面。4.根据权利要求1所述的半导体器件，其特征在于，所述凹陷部与所述导电柱侧壁相邻接的面为平面。5.根据权利要求1
‑
4任一项所述的半导体器件，其特征在于，以所述正面为基准，所述凹陷部的最大高度低于所述凹陷部以外的所述背面的高度。6.根据权利要求1
‑
4任一项所述的半导体器件，其特征在于，所述凹陷部为环绕所述导电柱的环状结构。7.根据权利要求1
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4任一项...

【专利技术属性】
技术研发人员：王彪，张文涛，
申请(专利权)人：长鑫科技集团股份有限公司，
类型：发明
国别省市：