半导体封装制造技术

本实用新型专利技术提供一种半导体封装。所述半导体封装包括：第一半导体晶粒，包括衬底及形成于衬底的前侧处的晶体管；配电网路，在衬底的背侧处散布且穿透过衬底，以向晶体管提供电源信号及接地信号；介电材料，在侧向上环绕第一半导体晶粒；以及第二半导体晶粒，具有与第一半导体晶粒接合的中心部分及与介电材料接触的周边部分。的周边部分。的周边部分。

【技术实现步骤摘要】
半导体封装


[0001]本技术涉及一种半导体封装。

技术介绍

[0002]长久以来，制作具有更强计算能力且更小的装置是构建集成电路的目标。集成电路包括电源连接及接地连接。通常，电源信号及接地信号经由嵌置于位于胞元中的装置之上的金属化层堆叠中的电源轨条而提供至所述装置。通过此种方式，电源信号及接地信号必须经由延伸穿过金属化层堆叠的长路径而提供至胞元。另外，由于电源轨条被设计于原本就已经非常拥挤的胞元布线区域(routing area)中，因此电源轨条可能会是阻止胞元的进一步微缩的因素之一。

技术实现思路

[0003]在本技术的一个态样中，提供一种半导体封装。所述半导体封装包括：半导体晶粒；介电材料；衬底穿孔；以及重布线结构。所述半导体晶粒包括：衬底；晶体管，形成于衬底的前侧处；金属化层，覆盖晶体管；以及电源轨条，自衬底的前侧延伸至所述衬底中，且通过金属化层中的导电特征电性连接至晶体管。介电材料在侧向上环绕所述半导体晶粒，且具有与衬底的背表面实质上共面的表面。衬底穿孔自衬底的背侧延伸至所述衬底中，且与电源轨条电性连接。重布线结构覆盖衬底的背表面及介电材料的所述表面，且具有电性连接至衬底穿孔的重布线元件。
[0004]在本技术的另一态样中，提供一种半导体封装。所述半导体封装包括第一半导体晶粒，所述第一半导体晶粒包括：衬底；晶体管，形成于衬底的前侧处；金属化层，覆盖晶体管；以及电源轨条，自衬底的前侧延伸至所述衬底中，且通过金属化层中的导电特征电性连接至晶体管。所述半导体封装还包括：第二半导体晶粒，具有与第一半导体晶粒接合的中心部分；介电材料，在侧向上环绕半导体晶粒且与第二半导体晶粒的周边部分接触，其中介电材料的表面与衬底的背表面实质上共面；衬底穿孔，自衬底的背侧延伸至衬底中，且与电源轨条电性连接；以及重布线结构，覆盖衬底的背表面及介电材料的所述表面，且具有电性连接至衬底穿孔的重布线元件。
[0005]在本技术的又一态样中，提供一种半导体封装。所述半导体封装包括：第一半导体晶粒，包括衬底及形成于所述衬底的前侧处的晶体管；配电网路，散布在衬底的背侧处且贯穿所述衬底，以向晶体管提供电源信号及接地信号；介电材料，在侧向上环绕第一半导体晶粒；以及第二半导体晶粒，具有与第一半导体晶粒接合的中心部分及与介电材料接触的周边部分。
附图说明
[0006]通过结合附图阅读以下详细说明，会最佳地理解本技术的态样。应注意，根据行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或
减小各种特征的尺寸。
[0007]图1A是示出根据本技术一些实施例的集成电路的一部分的示意性三维图。
[0008]图1B是示出参照图1A阐述的集成电路中相邻的胞元的示意性平面图。
[0009]图2A是示出根据本技术一些实施例的半导体封装的示意性剖视图。
[0010]图2B是示出如图2A中所示半导体封装中的配电网路(power distribution network，PDN)的示意性剖视图。
[0011]图3是示出用于形成如图1A中所示集成电路的制造工艺的一部分的流程图。
[0012]图4A至图4I是示出在如图3中所示制造工艺期间的各种阶段处的结构的示意性剖视图。
[0013]图4J是示出根据本技术一些实施例的源极/漏极结构的形成的示意性剖视图。
[0014]图5是示出用于形成如图2A中所示半导体封装的制造工艺的一部分的流程图。
[0015]图6A至图6K是示出在图5中所示制造工艺期间的各种阶段处的结构的示意性剖视图。
[0016]图7是示出根据本技术一些实施例的半导体封装的示意性剖视图。
[0017]图8是示出用于形成如图7中所示半导体封装的制造工艺的一部分的流程图。
[0018]图9A至图9G是示出在图8中所示制造工艺期间的各种阶段处的结构的示意性剖视图。
[0019]图10是示出根据本技术一些实施例的半导体封装的示意性剖视图。
具体实施方式
[0020]以下揭露内容提供用于实施所提供标的物的不同特征的诸多不同实施例或实例。以下阐述组件及布置的具体实例以简化本技术。当然，该些仅为实例且不旨在进行限制。举例而言，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征进而使得第一特征与第二特征可不直接接触的实施例。另外，本技术可能在各种实例中重复使用参考编号及/或字母。此种重复使用是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。
[0021]此外，为易于说明，本文中可能使用例如“位于
…
之下(beneath)”、“位于
…
下方(below)”、“下部的(lower)”、“位于
…
上方(above)”、“上部的(upper)”及类似用语等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的定向外也囊括装置在使用或操作中的不同定向。设备可具有其他定向(旋转90度或处于其他定向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
[0022]根据本技术的各种实施例，提供一种具有隐埋式电源轨条(buried power rail)的集成电路。集成电路中的装置形成于衬底的前侧处，而隐埋式电源轨条被配置成自衬底的背侧向所述装置提供电源信号及接地信号。此外，也提供一种包括具有所述集成电路的半导体晶粒的半导体封装。
[0023]图1A是示出根据本技术一些实施例的集成电路10的一部分的示意性三维
(three dimensional，3D)图。
[0024]参照图1A，集成电路10构建于衬底100的前侧上。衬底100可为半导体晶片，例如硅晶片。衬底100中可形成有阱102、阱104，且阱102、阱104自衬底100的前表面延伸至衬底100中。阱102、阱104是掺杂区(doped region)，且具有相反的导电类型。举例而言，阱102由N型形成，而阱104由P型形成。
[0025]衬底100的前侧上形成有晶体管106。在一些实施例中，晶体管106是鳍型场效晶体管(fin
‑
type field effect transistor，finFET)。在该些实施例中，阱102、阱104的上部部分可被造型成鳍结构FN。鳍结构FN之间可设置有隔离结构108，进而使得鳍结构FN的底部部分(base part)隐埋于隔离结构108中，而鳍结构FN的顶部部分(top part)相对于隔离结构108而突出。晶体管106的栅极结构110在隔离结构108上延伸，且鳍结构FN的自隔离结构108突出的顶部部分与栅极结构110交错并被栅极结构110覆盖。在一些实施例中，栅极结构本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体封装，其特征在于，包括：半导体晶粒，包括：衬底；晶体管，设置于所述衬底的前侧处；金属化层，设置于所述晶体管上方；以及电源轨条，设置于所述衬底中且邻近于所述衬底的所述前侧，且通过所述金属化层中的导电特征电性连接至所述晶体管；介电材料，与所述半导体晶粒侧向接触，且具有与所述衬底的背表面实质上共面的表面；衬底穿孔，设置于所述衬底中且邻近于所述衬底的背侧，且与所述电源轨条电性连接；以及重布线结构，覆盖所述衬底的所述背表面及所述介电材料的所述表面，且具有电性连接至所述衬底穿孔的重布线元件。2.根据权利要求1所述的半导体封装，其特征在于，所述介电材料具有与所述半导体晶粒的前表面实质上共面的另一表面。3.根据权利要求1所述的半导体封装，其特征在于，还包括延伸穿过所述介电材料的介电穿孔。4.根据权利要求3所述的半导体封装，其特征在于，所述介电穿孔相对于所述衬底的所述背表面而突出。5.根据权利要求3所述的半导体封装，其特征在于，所述介电穿孔的端面与所述衬底穿孔的背离所述电源轨条的表面实质上共面。6.根据权利要求3所述的半导体封装，其特征在于，所述介电穿孔相对于所述衬底穿孔的背离所述电源轨条的表面而突出。7.根据权利要求3所述的半导体封装，其特征在于，所述重布线结构包括介电层堆叠，所述重布线元件散布于所述介电层堆叠中，所述介电穿孔穿透过所述介电层中最靠近所述介电材料的第一介电层，且终止于所述介电层中的所述第一介电层与第二介电层之间的介面处。8.根据权利要求1所述的半导体封装，其特征在于，还包括钝化层，所述钝化层将所述衬底与所述重布线结构分隔开，且在所述介电材...

【专利技术属性】
技术研发人员：郭鸿毅，谢政杰，余国宠，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：