一种基于非易失性存储器的存内计算电路制造技术

本申请提供基于非易失性存储器的存内计算电路，包括：非易失性存储器串联阵列中的各存算列根据接收的输入信号，在时域控制器的控制下进行乘法累加运算生成电压升信号；输入信号包括写输入信号与计算输入信号；电压时域转换电路根据接收的电压升信号，在时域控制器的控制下进行电压时域转换生成时域信号；脉冲计数动态选择电路根据接收的输入信号与时域信号，在时域控制器的控制下生成周期性方波信号；计数移位电路根据接收的周期性方波信号，在时域控制器的控制下生成二进制乘法累加计算结果；全加器树将各存算列对应的二进制乘法累加计算结果相加，得到存内计算输出结果。本申请能有效降低存内逻辑运算的功耗与延迟，并提高了电路的面积效率。提高了电路的面积效率。提高了电路的面积效率。

【技术实现步骤摘要】
Ratio，简称TMR)较低，这使得在传统交叉杆阵列中难以产生满足模拟计算需求的计算信号裕度。
[0005]具体地，现有技术提出了一个3晶体管2MTJ(3T2MTJ)的电路结构，参见图1所示。在传统的存内计算方案中，位单元既需要提供执行写/读操作的路径，也需要提供逻辑计算的路径。传统交叉阵列的计算路径采用标准位单元的读路径，避免了增加晶体管重建计算路径。但是，为了避免低TMR的影响，需要建立新的计算路径来对数组中的MTJ进行拼接。参见图1所示，其提出了3T2MTJ的存内计算单元结构，其中两个MTJ存储的数据是互补的，例如，如果一个MTJ存储'1'，另一个MTJ必须为'0'。当执行计算操作时，在操作位单元中连接字线(WL)的晶体管被关闭。同时，根据WLL的输入打开与两个MTJ直接相连的其中一个晶体管，与相邻位单元中的MTJ形成串联路径进行计算。
[0006]但是，这种结构增加了写操作的难度。首先，为MTJ执行写操作(I
write
)的电流需要流过三个晶体管。为了在相应的时间内(10ns内)完成写操作，它们的大小必须足够大，以确保通过MTJ的电流是足够的(本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于非易失性存储器的存内计算电路，其特征在于，包括：非易失性存储器串联阵列、电压时域转换电路、脉冲计数动态选择电路、计数移位电路、全加器树及时域控制器；其中，所述非易失性存储器串联阵列中的各存算列根据接收的输入信号，在所述时域控制器的控制下进行乘法累加运算生成电压升信号；其中，所述输入信号包括写输入信号与计算输入信号；所述电压时域转换电路根据接收的电压升信号，在所述时域控制器的控制下进行电压时域转换生成时域信号；所述脉冲计数动态选择电路根据接收的计算输入信号与时域信号，在所述时域控制器的控制下生成周期性方波信号；所述计数移位电路根据接收的周期性方波信号，在所述时域控制器的控制下生成二进制乘法累加计算结果；所述全加器树将各存算列对应的二进制乘法累加计算结果相加，得到存内计算输出结果。2.根据权利要求1所述的基于非易失性存储器的存内计算电路，其特征在于，所述非易失性存储器串联阵列的各存算列包括多个串联的存内计算单元；所述各存算列均与电压总线相连。3.根据权利要求2所述的基于非易失性存储器的存内计算电路，其特征在于，所述存内计算单元包括晶体管、传输门及磁隧道结；其中，所述传输门与所述磁隧道结并联后与所述晶体管串联。4.根据权利要求3所述...

【专利技术属性】
技术研发人员：张悦，王进凯，顾正坤，张伯均，赵巍胜，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：