一种基于非易失性存储器的存内计算电路制造技术

本申请提供基于非易失性存储器的存内计算电路，包括：非易失性存储器串联阵列中的各存算列根据接收的输入信号，在时域控制器的控制下进行乘法累加运算生成电压升信号；输入信号包括写输入信号与计算输入信号；电压时域转换电路根据接收的电压升信号，在时域控制器的控制下进行电压时域转换生成时域信号；脉冲计数动态选择电路根据接收的输入信号与时域信号，在时域控制器的控制下生成周期性方波信号；计数移位电路根据接收的周期性方波信号，在时域控制器的控制下生成二进制乘法累加计算结果；全加器树将各存算列对应的二进制乘法累加计算结果相加，得到存内计算输出结果。本申请能有效降低存内逻辑运算的功耗与延迟，并提高了电路的面积效率。提高了电路的面积效率。提高了电路的面积效率。

【技术实现步骤摘要】
Ratio，简称TMR)较低，这使得在传统交叉杆阵列中难以产生满足模拟计算需求的计算信号裕度。
[0005]具体地，现有技术提出了一个3晶体管2MTJ(3T2MTJ)的电路结构，参见图1所示。在传统的存内计算方案中，位单元既需要提供执行写/读操作的路径，也需要提供逻辑计算的路径。传统交叉阵列的计算路径采用标准位单元的读路径，避免了增加晶体管重建计算路径。但是，为了避免低TMR的影响，需要建立新的计算路径来对数组中的MTJ进行拼接。参见图1所示，其提出了3T2MTJ的存内计算单元结构，其中两个MTJ存储的数据是互补的，例如，如果一个MTJ存储'1'，另一个MTJ必须为'0'。当执行计算操作时，在操作位单元中连接字线(WL)的晶体管被关闭。同时，根据WLL的输入打开与两个MTJ直接相连的其中一个晶体管，与相邻位单元中的MTJ形成串联路径进行计算。
[0006]但是，这种结构增加了写操作的难度。首先，为MTJ执行写操作(I
write
)的电流需要流过三个晶体管。为了在相应的时间内(10ns内)完成写操作，它们的大小必须足够大，以确保通过MTJ的电流是足够的(～80μA)，这无疑会增加区域开销。其次，3T2MTJ单元的写操作能量远大于1T1MTJ单元，写操作也更加复杂。

技术实现思路

[0007]针对现有技术中的问题，本申请提供一种基于非易失性存储器的存内计算电路，能够高效地实现存内乘法累加计算，有效地降低存内逻辑运算的功耗与延迟，并提高了电路的面积效率。
[0008]为解决上述技术问题，本申请提供以下技术方案：
[0009]本申请提供一种基于非易失性存储器的存内计算电路，包括：非易失性存储器串联阵列、电压时域转换电路、脉冲计数动态选择电路、计数移位电路、全加器树及时域控制器；
[0010]其中，所述非易失性存储器串联阵列中的各存算列根据接收的输入信号，在所述时域控制器的控制下进行乘法累加运算生成电压升信号；其中，所述输入信号包括写输入信号与计算输入信号；
[0011]所述电压时域转换电路根据接收的电压升信号，在所述时域控制器的控制下进行电压时域转换生成时域信号；
[0012]所述脉冲计数动态选择电路根据接收的计算输入信号与时域信号，在所述时域控制器的控制下生成周期性方波信号；
[0013]所述计数移位电路根据接收的周期性方波信号，在所述时域控制器的控制下生成二进制乘法累加计算结果；
[0014]所述全加器树将各存算列对应的二进制乘法累加计算结果相加，得到存内计算输出结果。
[0015]进一步地，所述非易失性存储器串联阵列的各存算列包括多个串联的存内计算单元；所述各存算列均与电压总线相连。
[0016]进一步地，所述存内计算单元包括晶体管、传输门及磁隧道结；其中，所述传输门与所述磁隧道结并联后与所述晶体管串联。
[0017]进一步地，当所述计算输入信号为1信号时，所述传输门关闭，电流通过所述存内
计算单元中的磁隧道结。
[0018]进一步地，当所述计算输入信号为0信号时，所述传输门打开，所述磁隧道结短路，电流不通过所述磁隧道结。
[0019]进一步地，当所述非易失性存储器串联阵列接收的是所述写输入信号时，所述写输入信号对应的电流仅通过所述晶体管与所述磁隧道结。
[0020]进一步地，所述脉冲计数动态选择电路包括依次串联的输入动态转换器、计数脉冲选择电路及自产生计数脉冲电路。
[0021]进一步地，所述计数移位电路包括多个串联的D边缘触发器。
[0022]进一步地，所述的基于非易失性存储器的存内计算电路，还包括行列解码器，用于根据接收的待计算数据生成对应的行列选择信号输出。
[0023]进一步地，所述的基于非易失性存储器的存内计算电路，还包括输入字线，用于将接收是行列选择信号转换为所述非易失性存储器串联阵列的输入信号。
[0024]针对现有技术中的问题，本申请提供的基于非易失性存储器的存内计算电路，能够高效地实现存内乘法累加计算，有效地降低存内逻辑运算的功耗与延迟，并提高了电路的面积效率。其中，存内计算单元中的两个晶体管组成的传输门可以将非易失存储器进行短路，实现全新的点积运算方式。基于非易失性存储器构建的全新的串联阵列结构，能够通过电阻求和的方式，实现乘法累加运算。基于触发器的计数移位电路，既可以进行计数操作，将带有乘法累加计算结果的脉冲信号转化为数字域信号，又可以将运算结果按照矩阵乘法进行权重移位。脉冲计数动态选择电路，能够根据输入中高电平的数量决定输出端口的信号输出。
附图说明
[0025]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0026]图1为现有技术中的存内计算单元示意图；
[0027]图2为本申请实施例中基于非易失性存储器的存内计算电路的结构示意图；
[0028]图3为本申请实施例中3T1MTJ存内计算单元的结构示意图；
[0029]图4为本申请实施例中的串联阵列结构与MAC运算原理示意图；
[0030]图5a为本申请实施例中电压时域转换电路暂态仿真结果示意图；
[0031]图5b为本申请实施例中计数电路的计数脉冲信号示意图；
[0032]图6a为本申请实施例中计数移位电路的结构示意图；
[0033]图6b为本申请实施例中移位操作时的时序示意图；
[0034]图7为本申请实施例中TAM体系结构的瞬态仿真结果示意图；
[0035]图8为本申请实施例中脉冲计数动态选择电路的结构示意图；
[0036]图9为本申请实施例中TAM体系结构的计算精度示意图；
[0037]图10为本申请实施例中SRAM中6T单元的布局示意图、现有技术中存内计算单元的布局示意图及本申请实施例中TAM体系结构中的单元布局示意图。
具体实施方式
[0038]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0039]一实施例中，参见图2，为了能够高效地实现存内乘法累加计算，有效地降低存内逻辑运算的功耗与延迟，并提高了电路的面积效率，本申请提供一种基于非易失性存储器的存内计算电路，包括：非易失性存储器串联阵列、电压时域转换电路、脉冲计数动态选择电路、计数移位电路、全加器树及时域控制器；
[0040]其中，所述非易失性存储器串联阵列中的各存算列根据接收的输入信号，在所述时域控制器的控制下进行乘法累加运算生成电压升信号；其中，所述输入信号包括写输入信号与计算输入信号；所述电本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于非易失性存储器的存内计算电路，其特征在于，包括：非易失性存储器串联阵列、电压时域转换电路、脉冲计数动态选择电路、计数移位电路、全加器树及时域控制器；其中，所述非易失性存储器串联阵列中的各存算列根据接收的输入信号，在所述时域控制器的控制下进行乘法累加运算生成电压升信号；其中，所述输入信号包括写输入信号与计算输入信号；所述电压时域转换电路根据接收的电压升信号，在所述时域控制器的控制下进行电压时域转换生成时域信号；所述脉冲计数动态选择电路根据接收的计算输入信号与时域信号，在所述时域控制器的控制下生成周期性方波信号；所述计数移位电路根据接收的周期性方波信号，在所述时域控制器的控制下生成二进制乘法累加计算结果；所述全加器树将各存算列对应的二进制乘法累加计算结果相加，得到存内计算输出结果。2.根据权利要求1所述的基于非易失性存储器的存内计算电路，其特征在于，所述非易失性存储器串联阵列的各存算列包括多个串联的存内计算单元；所述各存算列均与电压总线相连。3.根据权利要求2所述的基于非易失性存储器的存内计算电路，其特征在于，所述存内计算单元包括晶体管、传输门及磁隧道结；其中，所述传输门与所述磁隧道结并联后与所述晶体管串联。4.根据权利要求3所述...

【专利技术属性】
技术研发人员：张悦，王进凯，顾正坤，张伯均，赵巍胜，
申请(专利权)人：北京航空航天大学，
类型：发明
国别省市：