FPGA硬核IP动态重配置接口电路，涉及集成电路技术，本发明专利技术包括：drp接口信号缓存寄存器(201)，输出反馈电路(202)，读写使能控制电路(203)，比较器电路(204)，地址译码电路(205)，SRMA阵列写控制电路(206)，SRMA阵列读控制电路(207)。本发明专利技术支持不同配置点大小需求的FPGA硬核IP。FPGA硬核IP。FPGA硬核IP。
【技术实现步骤摘要】
FPGA硬核IP动态重配置电路和接口电路
[0001]本专利技术涉及集成电路技术。
技术介绍
[0002]现场可编程门阵列FPGA(Field Programmable Gate Array)作为集成电路一类通用芯片，兼具ASIC电路的高性能与软件编程的灵活性，在数字逻辑系统、通信系统、工业控制等领域得到了广泛的应用。目前主流FPGA都采用了SRAM来存储配置数据。这种FPGA可以进行多次配置，通过配置不同的数据，可以实现不同的功能。
[0003]目前FPGA重配置有三种方式：
[0004]1、关断重配置，该方法是通过复位FPGA或者对FPGA重新上电后，通过FPGA外部的配置接口进行FPGA配置。
[0005]2、动态重配置，该方法是在FPGA启动，用户设计正常工作后，通过FPGA内部的配置控制模块提供的配置访问接口，进行全局动态重配置，该方法虽然可以实现动态重配置功能，但是对用户要求较高，用户除了需要对FPGA配置数据流的帧结构有充分的了解，还需要清楚FPGA底层配置点与配置数据流对应关系，该关系涉及到FPGA芯片本身的底层信息，这些信息厂商往往不会提供给用户，用户很难通过该方式实现动态重配置功能。
[0006]3、局部动态重配置，该方法是在FPGA启动，用户设计正常工作后，通过调用FPGA内部硬核IP的动态重配置接口进行特定硬核IP的动态重配置。
[0007][0008]先有技术存在1、配置时间较长；2、配置接口电路太复杂，不方便应用；3、扩展性较差等缺点。
专利
技术实现思路
[0009]本专利技术所要解决的技术问题是，提供一种可灵活扩展的FPGA硬核IP动态重配置接口电路，以及采用该接口电路的配置电路，能够根据不同硬核IP所需要的配置点数量进行灵活扩展。
[0010]本专利技术解决所述技术问题采用的技术方案是，FPGA硬核IP动态重配置接口电路，包括：
[0011]drp接口信号缓存寄存器(201)，用于寄存接口控制信号；
[0012]输出反馈电路(202)，用于反馈读写操作结果状态；
[0013]读写使能控制电路(203)，用于产生读写使能信号；
[0014]比较器电路(204)，用于根据SRAM阵列大小进行调整设置地址有效范围；
[0015]地址译码电路(205)，用于将输入的二进制地址转换成one hot编码信号；
[0016]SRMA阵列写控制电路(206)，用于对SRAM阵列进行写操作；
[0017]SRMA阵列读控制电路(207)，用于对SRAM阵列进行读操作；
[0018]drp接口信号缓存寄存器(201)与读写使能控制电路(203)、比较器电路(204)、地
址译码电路(205)和SRMA阵列写控制电路(206)连接，比较器电路(204)与输出反馈电路(202)和读写使能控制电路(203)连接，地址译码电路(205)连接到SRMA阵列写控制电路(206)和SRMA阵列读控制电路(207)，读写使能控制电路(203)连接到SRMA阵列写控制电路(206)。
[0019]进一步的，
[0020]drp接口信号缓存寄存器(201)包括：
[0021]第一D触发器单元，其输入端接drp使能信号；
[0022]第二D触发器单元，其输入端接drp读写控制信号；
[0023]第三D触发器单元，其输入端作为动态重配置数据输入端口；
[0024]第四D触发器单元，其输入端作为动态重配置地址输入端口；
[0025]比较器电路(204)的一路输入接第四D触发器单元，另一路输入接过滤地址存储器。过滤地址存储器在图中未示出，与其连接的比较器的输入端也未示出，普通技术人员能够理解。
[0026]第三D触发器单元中的D触发器数量由数据宽度决定，第四D触发器单元中的D触发器数量由地址宽度决定。
[0027]输出反馈电路(202)包括：
[0028]输出反馈反相器(2021)，其输入端接比较器(204)的输出端；
[0029]第一输出反馈选择器(2022)，其第一输入端接输出反馈反相器，第二输入端接逻辑0，输出端作为读写错误标志输出端；
[0030]第二输出反馈选择器(2023)，其第一输入端接第一读写使能与门(2031)的输出端，第二输入端接逻辑1，输出端作为drp状态输出端。
[0031]读写使能控制电路(203)包括：
[0032]第一读写使能与门(2031)，其第一输入端接FPGA内部全局使能信号输入端，第二输入端接比较器(204)的输出端，第三输入端接第一D触发器单元的输出端；
[0033]第一读写使能与门(2032)，其第一输入端接第一读写使能与门(2031)的输出端，第二输入端通过反相器接第二D触发器的输出端；
[0034]第三读写使能与门(2033)，其第一输入端接第一读写使能与门(2031)的输出端，第二输入端接第二D触发器的输出端。
[0035]SRMA阵列写控制电路(206)包括：
[0036]第一写控制选择器(2061)，其控制端接第三读写使能与门(2033)的输出端，第一输入端接第三D触发器单元输出端，第二输入端接逻辑0，输出端接SRMA阵列电路(102)的写入端口；
[0037]第二写控制选择器(2062)，其控制端接第三读写使能与门(2033)的输出端，第一输入端接地址译码电路(205)输出端，第二输入端接逻辑0，输出端接SRMA阵列电路(102)的写使能端口。
[0038]SRMA阵列读控制电路(207)包括：
[0039]第一读控制选择器(2071)，其控制端接drp读使能信号端，第一输入端接地址译码电路输出端，第二输入端接逻辑0，输出端接SRMA阵列电路(102)的读使能端口；
[0040]第二读控制选择器(2072)，其控制端接接地址译码电路(205)输出端，输入端接输
出端接SRMA阵列电路(102)的读端口；
[0041]第三读控制选择器(2073)，其控制端接drp读使能信号端，第一输入端接第二读控制选择器(2072)输出端，第二输入端接逻辑0。
[0042]本专利技术还提供一种FPGA硬核IP动态重配置电路，包括SRAM阵列电路，SRAM阵列电路包括SRAM阵列和配置电路，还包括前述FPGA硬核IP动态重配置接口电路，FPGA硬核IP动态重配置接口电路通过SRAM读写控制电路和SRAM阵列连接。
[0043]本专利技术的有益效果：
[0044](1)支持不同配置点大小需求的FPGA硬核IP。本专利技术电路结构只需根据配置点大小和数据宽度需求修改相应参数即可。
[0045](2)实现硬核IP配置点的快速访问。直接访问硬核IP配置SRAM，高效且快速的进行修改。
[0046](3)电路结构简单，占用面积较小。本专利技术电路使用逻辑门和寄存器较少，逻辑比较简单，实现比较容易，电路面积也比较本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.FPGA硬核IP动态重配置接口电路，其特征在于，包括：drp接口信号缓存寄存器(201)，用于寄存接口控制信号；输出反馈电路(202)，用于反馈读写操作结果状态；读写使能控制电路(203)，用于产生读写使能信号；比较器电路(204)，用于根据SRAM阵列大小进行调整设置地址有效范围；地址译码电路(205)，用于将输入的二进制地址转换成one hot编码信号；SRMA阵列写控制电路(206)，用于对SRAM阵列进行写操作；SRMA阵列读控制电路(207)，用于对SRAM阵列进行读操作；drp接口信号缓存寄存器(201)与读写使能控制电路(203)、比较器电路(204)、地址译码电路(205)和SRMA阵列写控制电路(206)连接，比较器电路(204)与输出反馈电路(202)和读写使能控制电路(203)连接，地址译码电路(205)连接到SRMA阵列写控制电路(206)和SRMA阵列读控制电路(207)，读写使能控制电路(203)连接到SRMA阵列写控制电路(206)。2.如权利要求1所述的FPGA硬核IP动态重配置接口电路，其特征在于，drp接口信号缓存寄存器(201)包括：第一D触发器单元，其输入端接drp使能信号；第二D触发器单元，其输入端接drp读写控制信号；第三D触发器单元，其输入端作为动态重配置数据输入端口；第四D触发器单元，其输入端作为动态重配置地址输入端口；比较器电路(204)的一路输入接第四D触发器单元，另一路输入接过滤地址存储器。3.如权利要求2所述的FPGA硬核IP动态重配置接口电路，其特征在于，输出反馈电路(202)包括：输出反馈反相器(2021)，其输入端接比较器(204)的输出端；第一输出反馈选择器(2022)，其第一输入端接输出反馈反相器，第二输入端接逻辑0，输出端作为读写错误标志输出端；第二输出反馈选择器(2023)，其第一输入端接第一读写使能与门(2031)的输出端，第二输入端接逻辑1，输出端作为drp状态输出端；读写使能控制电路(...
【专利技术属性】
技术研发人员：邢亚楠，陶琼，康暄，阙小茜，李显军，田征，
申请(专利权)人：成都华微电子科技股份有限公司，
类型：发明
国别省市：
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