用于跨多个小芯片配置的统一性的小芯片体系结构分块制造技术

本发明专利技术涉及用于跨多个小芯片配置的统一性的小芯片体系结构分块。本文描述了一种模块化并行处理器及其相关联的制造方法，其中并行处理器由多个小芯片组装，这些小芯片填充有源基础小芯片管芯的多个小芯片插槽。多个小芯片被测试以确定小芯片的特性，诸如小芯片的功能单元的数量或功耗度量。多个小芯片插槽可被配置成用于由多个小芯片的一个或多个区块填充，其中每个区块具有预定集体值。预定集体值可以是区块内的功能执行核心的总数或该区块的集体功率度量。体功率度量。体功率度量。

【技术实现步骤摘要】
用于跨多个小芯片配置的统一性的小芯片体系结构分块


[0001]本文所描述的实施例总体上涉及计算系统。更具体地，实施例涉及通用图形处理单元和并行处理单元的设计和制造。

技术介绍

[0002]使用大型硅管芯构建图形处理器和并行处理器提供了各种制造挑战。大型管芯的制造成品率降低，并且不同部件的工艺技术要求可能会产生分歧。附加地，关键部件应通过高速、高带宽、低等待时间接口互连，以维持高处理性能。除了成品率问题之外，与创建定制客户或应用特定设计相关联的设计成本可能会增加解决关键细分市场的制造图形处理器和并行处理器的难度。
附图说明
[0003]在所附附图中以示例方式而非限制方式来图示本专利技术，在附图中，类似的附图标记指示类似的要素，并且其中：
[0004]图1是根据实施例的处理系统的框图；
[0005]图2A
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图2D图示由本文中描述的实施例提供的计算系统和图形处理器；
[0006]图3A
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图3C图示由本文中描述的实施例提供的附加的图形处理器和计算加速器体系结构的框图；
[0007]图4是根据一些实施例的图形处理器的图形处理引擎的框图；
[0008]图5A
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图5C图示根据实施例的包括在图形处理器核心中采用的处理元件阵列的线程执行逻辑；
[0009]图6图示根据实施例的多片处理器的片；
[0010]图7是图示根据一些实施例的图形处理器指令格式的框图；
[0011]图8是根据另一实施例的图形处理器的框图；
[0012]图9A
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图9B图示根据一些实施例的图形处理器命令格式和命令序列；
[0013]图10图示根据一些实施例的用于数据处理系统的示例性图形软件体系结构；
[0014]图11A
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图11D图示根据实施例的集成电路封装组件；
[0015]图12是图示根据实施例的可以使用一个或多个IP核心来制造的示例性片上系统集成电路的框图；
[0016]图13A
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图13B图示根据本文中描述的实施例的可使用一个或多个IP核心制造的示例性图形处理器；
[0017]图14是根据实施例的数据处理系统的框图；
[0018]图15图示出根据实施例的模块化并行计算系统；
[0019]图16图示出使用同构小芯片分片的模块化并行处理器实现方式；
[0020]图17图示根据实施例的、用于同构小芯片的可互换小芯片系统；
[0021]图18A
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图18B图示根据实施例的用于可互换小芯片的模块化体系结构；
[0022]图19图示用于在启用小芯片测试、验证和集成中使用的标准化底盘接口的使用；
[0023]图20图示使用单独分拣的小芯片来创建各种小芯片等级；
[0024]图21图示具有多个不同小芯片类型的图形处理器，这些小芯片类型具有统一的小芯片孔径；
[0025]图22图示出在维度上异构的小芯片体系结构，该小芯片体系结构实现后期绑定SKU可替代性；
[0026]图23图示出用于异构小芯片的可互换小芯片系统；
[0027]图24图示出用于异构小芯片的附加的可互换小芯片系统；
[0028]图25图示出根据实施例的经由可互换小芯片系统对模块化并行处理器进行配置的方法；
[0029]图26图示出根据实施例的配置有小芯片分块体系结构的模块化并行处理器；
[0030]图27图示出根据实施例的配置有异构小芯片分块体系结构的模块化并行处理器；
[0031]图28图示出根据实施例的对具有异构执行核心计数的小芯片进行分块的方法；
[0032]图29图示出根据实施例的对具有异构功率要求的小芯片进行分块的方法；以及
[0033]图30A
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图30B图示出具有针对通用小芯片体系结构配置的小芯片的示例性模块化并行处理器；
[0034]图31A
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图31B图示出用于模块化并行处理器的示例性自适应小芯片接口；以及
[0035]图32是根据实施例的包括图形处理器的计算设备的框图。
具体实施方式
[0036]本文描述的是一种实现后期绑定SKU可替代性的小芯片体系结构，该小芯片体系结构允许在设计过程的后期确定产品的IP，从而实现更具可替代性和灵活性的产品体系结构。芯片体系结构可以采用功能和物理上同构或异构的小芯片的阵列来实现各种处理设计，包括通用处理器(例如，中央处理单元(central processing unit，CPU))、图形处理单元(graphics processing unit，GPU)、并行计算加速器和/或通用图形处理单元(general
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purpose graphics processing unit，GPGPU)。
[0037]还描述了一种分块体系结构，其中多个异构或同构的小芯片被分组为物理上连续的小芯片区块。分块体系结构使具有不同执行核心计数的同构小芯片能够被分组为小芯片区块，其中每个小芯片区块具有统一数量的执行核心。分块体系结构还使具有不同功率要求的异构小芯片被分组为具有统一或预定功率递送要求的区块。然后，可以在每个区块而不是每个小芯片的基础上配置功率递送。
[0038]所附附图中所描绘的过程可通过包括硬件(例如，电路、专用逻辑等)、软件(如非暂态机器可读存储介质上的指令)或硬件和软件两者的组合的处理逻辑来执行。将详细参考各种实施例，这些实施例的示例在附图中图示。在下面的详细描述中，阐述了众多具体细节以便提供对本专利技术的完全理解。然而，将对本领域普通技术人员显而易见的是，没有这些具体细节也可实践本专利技术。在其他实例中，未详细描述公知的方法、过程、部件、电路和网络，以免不必要地使实施例的各方面变得模糊。系统概述
[0039]图1是根据实施例的处理系统100的框图。处理系统100可在以下各项中被使用：单
Interface，DMI)总线的某个版本。然而，处理器总线不限于DMI总线，并且可包括一个或多个外围部件互连总线(例如，PCI、PCI快速)、存储器总线或其他类型的接口总线。在一个实施例中，(一个或多个)处理器102包括存储器控制器116和平台控制器中枢130。存储器控制器116促进存储器设备与处理系统100的其他部件之间的通信，而平台控制器中枢(platform controller hub，PCH)130提供经由本地I/O总线至I/O设备的连接。
[0044]存储器设备120可以是动态随机存取存储器(dynamic random
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access memory，DRAM)设备、静态随机存取存储器(static random
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access memory，SRAM)设备、闪存设备、相变存储器设备或具有合适的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种并行处理器，包括：有源基础小芯片管芯，所述有源基础小芯片管芯包括硬件逻辑、互连逻辑和多个小芯片插槽；以及多个小芯片，所述多个小芯片垂直地堆叠在所述有源基础小芯片管芯上并与所述有源基础小芯片管芯的所述多个小芯片插槽耦合，所述多个小芯片在所述并行处理器的组装期间能互换，其中，所述多个小芯片包括第一组小芯片和第二组小芯片，所述第一组小芯片和所述第二组小芯片各自包括具有分别不相等数量的执行核心的小芯片，这些执行核心总计为预定数量的执行核心。2.如权利要求1所述的并行处理器，附加地包括线程调遣器，所述线程调遣器被配置成用于根据分别与所述第一组小芯片和所述第二组小芯片相关联的所述预定数量的执行核心将线程调遣到所述第一组小芯片和所述第二组小芯片。3.如权利要求2所述的并行处理器，其中，所述预定数量的执行核心在所述第一组小芯片与所述第二组小芯片之间是相等的。4.如权利要求1
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3中的任一项所述的并行处理器，其中，所述第一组小芯片或所述第二组小芯片包括：第一小芯片，所述第一小芯片具有第一数量的功能执行核心；以及第二小芯片，所述第二小芯片具有第二数量的功能执行核心和第三数量的无功能执行核心。5.如权利要求4所述的并行处理器，其中，所述第一组小芯片或所述第二组小芯片附加地包括具有第四数量的功能执行核心和第五数量的保留的执行核心的第三小芯片。6.如权利要求5所述的并行处理器，其中，所述第五数量的保留的执行核心被保留用于现场修复。7.如权利要求1或6所述的并行处理器，其中，所述多个小芯片插槽具有多个不同的管芯孔径大小。8.一种在模块化并行处理器的基础小芯片管芯上配置功率递送系统的方法，所述方法包括：从多个小芯片分拣单元中选择小芯片以创建集体具有第二功率度量的多组小芯片，所述多个小芯片分拣单元中的所述小芯片已被测试以确定第一功率度量；利用所选择的小芯片填充基础小芯片管芯的多个小芯片插槽以创建多个小芯片的一个或多个区块，所述多个小芯片的一个或多个区块具有第二功率度量；以及在所述基础小芯片管芯上配置功率递送系统，所述功率递送系统根据所述第二功率度量向所述多个小芯片的一个或多个区块递送功率。9.如权利要求8所述的方法，进一步包括，在从所述多个分拣单元中选择所述小芯片之前，基于为所述小芯片确定的所述第一功率度量来将小芯片分类到所述多个分拣单元中。10.如权利要求8...

【专利技术属性】
技术研发人员：M，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：