提供半导体集成电路及信号处理装置，能够高精度地对信号的波形进行整形。根据一个实施方式，提供具有波形整形电路的半导体集成电路。波形整形电路接收信号。波形整形电路在第一期间以第一电感值进行动作。第一期间是与信号的波形的上升或下降对应的期间。波形整形电路在第二期间以第二电感值进行动作。第二期间是不与信号的波形的上升及下降对应的期间。第一电感值比第二电感值高。一电感值比第二电感值高。一电感值比第二电感值高。
【技术实现步骤摘要】
半导体集成电路及信号处理装置
[0001]相关申请
[0002]本申请享有以日本专利申请第2022
‑
045912号(申请日：2022年3月22日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
[0003]本实施方式涉及半导体集成电路及信号处理装置。
技术介绍
[0004]在具有波形整形电路的半导体集成电路中，通过波形整形电路对接收到的信号进行整形，并将整形后的信号用于规定的处理。期望的是，高精度地对信号的波形进行整形。
技术实现思路
[0005]一个实施方式的目的在于提供能够高精度地对信号的波形进行整形的半导体集成电路及信号处理装置。
[0006]根据一个实施方式，提供具有波形整形电路的半导体集成电路。波形整形电路接收信号。波形整形电路在第一期间以第一电感值进行动作。第一期间是与信号的波形的上升或下降对应的期间。波形整形电路在第二期间以第二电感值进行动作。第二期间是不与信号的波形的上升及下降对应的期间。第一电感值比第二电感值高。
附图说明
[0007]图1是表示应用实施方式的半导体集成电路的信号处理装置的结构的电路图。
[0008]图2是表示实施方式的波形整形电路的结构的电路图。
[0009]图3的(a)～(c)是表示实施方式的有感网络的结构的电路图。
[0010]图4是表示实施方式的波形整形电路的动作的波形图。
[0011]图5的(a)、(b)是表示实施方式的波形整形电路的动作的电路图。
[0012]图6是表示实施方式的第一变形例的波形整形电路的结构的电路图。
[0013]图7是表示实施方式的第一变形例的有感网络的结构的电路图。
[0014]图8的(a)、(b)是表示实施方式的第一变形例的波形整形电路的动作的电路图。
[0015]图9是表示应用实施方式的第二变形例的半导体集成电路的信号处理装置的结构的电路图。
[0016]图10是表示实施方式的第二变形例的波形整形电路的结构的电路图。
[0017]图11的(a)、(b)是表示实施方式的第二变形例的波形整形电路的动作的电路图。
[0018]图12的(a)、(b)是表示实施方式的第二变形例的波形整形电路的动作的等效电路图。
[0019]图13是表示实施方式的第三变形例的波形整形电路的结构的电路图。
[0020]图14的(a)、(b)是表示实施方式的第三变形例的波形整形电路的动作的电路图。
[0021]图15的(a)～(d)是表示实施方式的第三变形例的波形整形电路的动作的等效电路图。
[0022]图16是表示实施方式的第四变形例的波形整形电路的结构的电路图。
[0023]图17是表示实施方式的第四变形例的有感网络的结构的电路图。
[0024]图18的(a)、(b)是表示实施方式的第四变形例的波形整形电路的动作的电路图。
[0025]图19的(a)～(d)是表示实施方式的第四变形例的波形整形电路的动作的等效电路图。
[0026]附图标记说明
[0027]1、201 半导体集成电路
[0028]2、102、202、202
‑
1、202
‑
2、302、402 波形整形电路
[0029]3、203 处理电路
[0030]SA、SA200 信号处理装置
具体实施方式
[0031]以下，参照附图详细地说明实施方式的半导体集成电路。此外，并不是要通过该实施方式来限定本专利技术。
[0032]<实施方式>
[0033]实施方式的半导体集成电路具有波形整形电路，通过波形整形电路对信号进行整形，被实施用于适当进行波形整形且抑制信号振铃的设计。例如，包含半导体集成电路1的信号处理装置SA可如图1所示那样构成。图1是表示应用半导体集成电路1的信号处理装置SA的结构的图。
[0034]信号处理装置SA具有半导体集成电路1、处理电路3及控制器4。半导体集成电路1具有波形整形电路2。波形整形电路2构成为对单相信号进行处理。
[0035]波形整形电路2从其上级的电路或输入端子接收信号Sin，并从控制器4接收控制信号CK、CKB。信号Sin可以是时钟信号，也可以是数据信号。控制信号CKB是与控制信号CK互补的信号，可以是使控制信号CK逻辑反转而生成的信号。波形整形电路2根据控制信号CK、CKB对信号Sin进行波形整形处理，并将处理后的信号Sout输出至处理电路3。
[0036]波形整形电路2构成为使供信号Sin至信号Sout之间的信号通过的路径中的电感值可变。波形整形电路2在期间TP1以电感值L
A1
进行动作，在期间TP2以电感值L
A2
进行动作。期间TP1是与信号Sin的波形的上升或下降对应的期间。期间TP2是不与信号Sin的波形的上升及下降对应的期间。电感值L
A1
比电感值L
A2
高。波形整形电路2将与电感值相关的处理后的信号Sout供给至处理电路3。由此，在期间TP1提高电感值，以较大的感应电压对波形进行整形，在期间TP2降低电感值，能够抑制振铃。
[0037]波形整形电路2可如图2所示那样构成。图2是表示波形整形电路2的结构的电路图。在图2中，例示了波形整形电路2与单相信号对应的情况下的结构。图2所示的信号Sin、Sout均是单相信号。
[0038]波形整形电路2具有开关SW1、SW2、缓冲电路25及有感网络21。
[0039]开关SW1连接于输入节点Nin及节点N1之间。开关SW1具有连接于输入节点Nin的第一端、连接于节点N1的第二端和接收控制信号CK的控制端子。开关SW1例如构成为包含晶体
管。开关SW1在控制信号CK为H电平时接通，在控制信号CK为L电平时断开。
[0040]开关SW2连接于输入节点Nin及节点N2之间。开关SW2具有连接于输入节点Nin的第一端、连接于节点N2的第二端和接收控制信号CKB的控制端子。开关SW2例如构成为包含晶体管。开关SW2在控制信号CKB为H电平时接通，在控制信号CKB为L电平时断开。
[0041]缓冲电路25连接于节点N3及输出节点Nout之间。缓冲电路25具有连接于节点N3的输入节点25a和连接于输出节点Nout的输出节点25b。缓冲电路25例如为缓冲放大器，将接收到的信号放大至约1倍的大小并输出。
[0042]有感网络21连接于输入节点Nin及输出节点Nout之间，并连接于节点N1、N2的一侧与节点N3的一侧之间。有感网络21具有经由线路22连接于节点N1的输入节点211、经由线路23连接于节点N2的输入节点212、经由线路24连接于节点N3的输出节点213。节点N1经由开关SW1连接于输入节点Nin。节点N2经由开关SW2连接于输入节点Nin。节点N3经由缓本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体集成电路，其特征在于，具备波形整形电路，该波形整形电路接收信号，在与所述信号的波形的上升或下降对应的第一期间以第一电感值进行动作，在不与所述信号的波形的上升及下降对应的第二期间以第二电感值进行动作，所述第一电感值比所述第二电感值高。2.根据权利要求1所述的半导体集成电路，其特征在于，所述波形整形电路具有：第一感应元件，其配置于第一线路上，该第一线路连接于第一输入节点和第一输出节点之间，第二感应元件，其配置于第二线路上，该第二线路与所述第一线路并联地配置在所述第一输入节点和所述第一输出节点之间；以及第一切换元件，其插入到所述第二线路上的所述第一输入节点和所述第二感应元件之间。3.根据权利要求1所述的半导体集成电路，其特征在于，所述波形整形电路具有：第一感应元件，其配置于第一线路上，该第一线路连接于第一输入节点和第一输出节点之间；第二感应元件，其插入到所述第一线路上的所述第一感应元件和所述第一输出节点之间；以及第一切换元件，其插入到第二线路上的所述第一输入节点和所述第二感应元件之间，所述第二线路与所述第一线路并联地配置在所述第一输入节点和所述第一输出节点之间。4.根据权利要求2所述的半导体集成电路，其特征在于，所述波形整形电路具有：第三感应元件，其在连接于第二输入节点和第二输出节点之间的第三线路上配置于接近所述第一感应元件的位置；第四感应元件，其在与所述第三线路并联地连接于所述第二输入节点和所述第二输出节点之间的第四线路上配置于接近所述第二感应元件的位置；以及第二切换元件，其插入到所述第四线路上的所述第二输入节点和所述第四感应元件之间。5.根据权利要求2所述的半导体集成电路，其特征在于，所述波形整形电路具有：第三感应元件，其在连接于第二输入节点和第二输出节点之间的第三线路上配置于接近所述第一感应元件的位置；第四感应元件，其在与所述第三线路并联地连接于所述第二输入节点和所述第二输出节点之间的第四线路上配置于接近所述第二感应元件的位置；以及第二切换元件，其插入到所述第三线路上的所述第二输入节点和所述第四感应元件之间。6.根据权利要求2所述的半导体集成电路，其特征在于，所述波形整形电路具有：
第三感应元件，其在连接于第二输入节点和第二输出节点之间的第三线路上配置于接近所述第二感应元件的位置；第四感应元件，其在与所述第三线路并联地连接于所述第二输入节点和所述第二输出节点之间的第四线路上配置于接近所述第一感应元件的位置；以及第二切换元件，其插入到所述第四线路上的所述第二输入节点和所述第四感应元件之间。7.根据权利要求2所述的半导体集成电路，其特征在于，所述波形整形电路具有：第一缓冲电路，其在所述第一线路上配置于所述第一感应元件和所述第一输出节点之间；第二缓冲电路，其在所述第二线路上配置于所述第二感应元件和所述第一输出节点之间；以及第二切换元件，其具有在所述第一线路上连接于所述...
【专利技术属性】
技术研发人员：芦田光行，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：
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