一种MOSFET器件终端结构和制作方法技术

本发明专利技术公开了一种MOSFET器件终端结构和制作方法，终端结构包括元胞区，以及围绕元胞区的终端区，终端区包括沟槽分压环和掺杂截止环，沟槽分压环和掺杂截止环都位于衬底之上；沟槽分压环，位于终端区靠近元胞区的一端且向远离元胞区的另一端延伸，包括第二掺杂区，所述第二掺杂区上覆盖金属场板；掺杂截止环，位于终端区远离元胞区的一端，包括第四掺杂区，掺杂截止环上面覆盖金属场板；第二掺杂区和第四掺杂区都是通过注入扩散的方式形成；沟槽分压环与掺杂截止环之间为衬底。采用本终端结构可以避免耗尽区耗尽到划片道而形成漏电通道的同时，还能减小终端区的宽度。还能减小终端区的宽度。还能减小终端区的宽度。

【技术实现步骤摘要】
一种MOSFET器件终端结构和制作方法


[0001]本专利技术涉及晶体管领域，尤其涉及到MOSFET器件终端结构和制作方法。

技术介绍

[0002]垂直双扩散金属氧化物半导体晶体管MOSFET是一种常见的功率器件。由于MOSFET终端的表面电场过于集中，容易造成器件的边缘击穿，因此，为了保证MOSFET正常工作，通常会设置分压环来降低表面电场强度，以提高击穿电压。另外，在终端尾部一般会通过增加截止环的方式阻止耗尽区耗尽。传统的分压环加截至环的终端结构的缺点是占用芯片面积较大。

技术实现思路

[0003]本专利技术的目的在于提供一种MOSFET器件终端结构和制作方法，以解决上述
技术介绍
中提出的问题。
[0004]为实现上述专利技术目的，本专利技术提供一种MOSFET器件终端结构，包括元胞区，以及围绕元胞区的终端区，终端区包括沟槽分压环和掺杂截止环，沟槽分压环和掺杂截止环都位于衬底之上；
[0005]沟槽分压环，位于终端区靠近元胞区的一端且向远离元胞区的另一端延伸，包括第二掺杂区，所述第二掺杂区上覆盖金属场板；
[0006]掺杂截止环，位于终端区远离元胞区的一端，包括第四掺杂区，掺杂截止环上面覆盖金属场板；
[0007]第二掺杂区和第四掺杂区都是通过注入扩散的方式形成；
[0008]沟槽分压环与掺杂截止环之间为衬底。
[0009]进一步的，所述衬底包括N型重掺杂类型的硅衬底和衬底上方的轻掺杂的漂移区，漂移区包围所述沟槽分压环和所述掺杂截止环。
[0010]进一步的，所述掺杂截止环的掺杂浓度大于所述漂移区的掺杂浓度。
[0011]进一步的，所述沟槽分压环具有第一导电类型，所述掺杂截止环和所述漂移区具有第二导电类型。
[0012]本专利技术还提供一种MOSFET器件终端结构的制作方法，包括以下步骤：
[0013]步骤1，提供硅衬底，在硅衬底上生出漂移区，在漂移区上生出二氧化硅氧化层；
[0014]步骤2，在氧化层上刻蚀硅表面工艺窗口；
[0015]步骤3，对硅表面工艺窗口采用注入扩散方式进行掺杂，最终形成N型轻掺杂类型的第四掺杂区，裸露的工艺窗口上生长出氧化硅；
[0016]步骤4，在氧化层上刻蚀出第二掺杂区上方的沟槽；
[0017]步骤5，在氧化层上刻蚀出第一掺杂区、第二掺杂区上方的工艺刻蚀图形窗口二氧化硅层；
[0018]步骤6，对所述步骤5中的工艺窗口采用注入扩散方式进行掺杂形成P型轻掺杂类
型的第一掺杂区、第二掺杂区；
[0019]步骤7，在第一掺杂区上刻蚀出图形窗口，再采用注入扩散方式掺杂形成第三掺杂区；
[0020]步骤8，采用CVD淀积的方式生长0.15μmTEOS做为第二绝缘介质层和0.3μmBPSG做为第一绝缘介质层；
[0021]步骤9，在前层表面上刻蚀图形窗口，形成第二掺杂区、第三掺杂区、第四掺杂区上方裸露的硅表面工艺窗口；
[0022]步骤10，在所述前层表面上，淀积一层正面电极金属层铝；随后采用光刻工艺湿法腐蚀工艺形成所需的图形。
[0023]进一步的，其特征在于，所述步骤3中，所述注入扩散方式为采用磷离子注入工艺进行掺杂，注入工艺采用零度角注入，采用炉管工艺进行二氧化硅热氧化生长及注入杂质在分布扩散。
[0024]进一步的，所述步骤6中，所述注入扩散方式为采用硼离子注入工艺对工艺窗口进行掺杂，注入工艺采用零度角注入，采用炉管工艺进行注入杂质再分布扩散。
[0025]进一步的，所述步骤2中，所述的刻蚀工艺为在氧化层上涂敷正性光刻胶，采用曝光、显影工艺在光刻胶层上形成图形，再采用氢氟酸二氧化硅腐蚀液腐蚀图形窗口氧化层，形成裸露的硅表面工艺窗口，最后去除光刻胶层。
[0026]进一步的，所述步骤4，步骤5，步骤9中所述的刻蚀工艺为在氧化层上涂敷正性光刻胶，采用曝光、显影工艺在光刻胶层上形成图形，再采用等离子干法刻蚀工艺刻蚀图形窗口的氧化层形成裸露的硅表面，再去除光刻胶层。
[0027]与现有技术相比，本专利技术的技术方案具有以下有益效果：
[0028]1.本专利技术的终端结构，由于包括沟槽分压环和掺杂截止环，掺杂截止环与沟槽分压环之间间隔衬底，并且掺杂截止环通过注入扩散的方式形成，使得能够避免耗尽区穿过掺杂截止环而耗尽到划片道，从而避免形成漏电通道；同时，能够减小耗尽区与掺杂截止环之间的距离，从而减小终端区的宽度，节省成本；
[0029]2.本专利技术的半导体器件，由于包括位于芯片中的元胞区和围绕所述元胞区的终端区，所述终端区形成有所述的终端结构，使得在避免所述半导体器件中形成漏电通道的同时，还能减小半导体器件的尺寸；
[0030]3.本专利技术沟槽分压环上方增加场板，这种组合主要是扩展终端区域的电场分布，降低终端电场集中效应，提高终端区域的耐压。同时相对于常规多分压环结构的终端，减小了终端的宽度。
附图说明
[0031]图1为MOSFET器件终端结构示意图。
[0032]其中：1为硅衬底，2为漂移区，3为第一掺杂区，4、5为第二掺杂区，6为第三掺杂区，7为正面电极金属，8、9为第一绝缘介质层，10为第二绝缘介质层，11为氧化层，12为掺杂截止环金属场板，13为第四掺杂区，14为沟槽分压环金属场板。
具体实施方式
[0033]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0034]如图1所示，一款典型反向工作电压100V终端结构从下至上依次为，N型重掺杂类型的硅衬底1；在硅衬底的上方为轻掺杂的漂移区2；漂移区2左上方为第一掺杂区3，作为源区主结；第一掺杂区3上方为第三掺杂区6；第三掺杂区6上方为正面电极金属7；漂移区2上方有第二掺杂区4；第二掺杂区4上方为填充沟槽的第二绝缘介质层10和第一绝缘介质层9；漂移区2上方有第二掺杂区5；第二掺杂区5上方为沟槽分压环金属场板14；漂移区2右上方为第四掺杂区13；第四掺杂区13上方为掺杂截止环金属场板12。
[0035]N型轻掺杂类型的漂移区，其厚度在6μm～20μm、电阻率在1.0Ω.cm～2.5Ω.cm；第一掺杂区、第二掺杂区为P型掺杂，深度在0.8～1.4μm，平均净掺杂浓度在1E16～1E17；第三掺杂区为N型掺杂，深度在0.2～0.4μm，平均净掺杂浓度在1E19～3E19；第四掺杂区为N型掺杂，深度在0.8～2.5μm，平均净掺杂浓度在1E17～1E18，宽度在5μm～7μm。
[0036]上述终端结构的制造方法，基于6英寸硅晶圆制造工艺，包括如下步骤：
[0037]步骤1，取N型重掺杂类型的硅衬底1，在其正面上生长漂移区2；炉管热氧化采用氢氧合成氧化工艺，对于氢氧合成氧化阶段，工艺时间控制在80m本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种MOSFET器件终端结构，其特征在于：包括元胞区，以及围绕元胞区的终端区，终端区包括沟槽分压环和掺杂截止环，沟槽分压环和掺杂截止环都位于衬底之上；沟槽分压环，位于终端区靠近元胞区的一端且向远离元胞区的另一端延伸，包括第二掺杂区，所述第二掺杂区上覆盖金属场板；掺杂截止环，位于终端区远离元胞区的一端，包括第四掺杂区，掺杂截止环上面覆盖金属场板；第二掺杂区和第四掺杂区都是通过注入扩散的方式形成；沟槽分压环与掺杂截止环之间为衬底。2.根据权利要求1所述的一种MOSFET器件终端结构，其特征在于，所述衬底包括N型重掺杂类型的硅衬底和衬底上方的轻掺杂的漂移区，漂移区包围所述沟槽分压环和所述掺杂截止环。3.根据权利要求2所述的一种MOSFET器件终端结构，其特征在于，所述掺杂截止环的掺杂浓度大于所述漂移区的掺杂浓度。4.根据权利要求2所述的一种MOSFET器件终端结构，其特征在于，所述沟槽分压环具有第一导电类型，所述掺杂截止环和所述漂移区具有第二导电类型。5.一种MOSFET器件终端结构的制作方法，其特征在于，包括以下步骤：步骤1，提供硅衬底，在硅衬底上生出漂移区，在漂移区上生出二氧化硅氧化层；步骤2，在氧化层上刻蚀硅表面工艺窗口；步骤3，对硅表面工艺窗口采用注入扩散方式进行掺杂，最终形成N型轻掺杂类型的第四掺杂区，裸露的工艺窗口上生长出氧化硅；步骤4，在氧化层上刻蚀出第二掺杂区上方的沟槽；步骤5，在氧化层上刻蚀出第一掺杂区、第二掺杂区上方的工艺刻蚀图形窗口二氧化硅层；步骤6，对所述步骤5中的工艺窗口采用注入扩散方式进行掺杂形成P型轻掺杂类型的第一掺杂区...

【专利技术属性】
技术研发人员：鞠柯，孟军，陈烨，徐励远，许柏松，
申请(专利权)人：江苏新顺微电子股份有限公司，
类型：发明
国别省市：