数据采样电路以及数据传输器电路制造技术

本公开提供一种数据采样电路以及数据传输器电路。一种数据采样电路可以包括：模式检测电路，该模式检测电路被配置为通过检测包括输入数据的多位数据的模式来产生慢速信号；以及采样电路，该采样电路被配置为在采样时钟的激活时段期间对所述输入数据进行采样，并且在所述慢速信号激活时，使所述采样电路的操作速度降低。度降低。度降低。

【技术实现步骤摘要】
数据采样电路以及数据传输器电路


[0001]本公开涉及一种用于各种集成电路以传输数据(信号)的传输器电路(transmitter circuit)。

技术介绍

[0002]各种集成电路并非单独操作，而是通过与周围的芯片交换数据(信号)来操作。例如，诸如DRAM、闪存之类的存储芯片与内存控制器交换数据，CPU也与主板上的各种芯片交换数据。此外，信号传输不仅在芯片到芯片之间进行，而且还在一个集成电路芯片中的电路A和电路B(A和B指任意电路)之间进行。传输数据(信号)的电路称作传输器电路或输出驱动器。
[0003]随着集成电路的操作速度提高以及由传输器电路传输的数据(信号)的数据速率提高，越来越多地要求执行各种操作来提高由传输器电路传输的数据(信号)的质量。

技术实现思路

[0004]本公开的各种实施例旨在提供一种通过利用简单结构提高传输数据的质量而不增大电流消耗的技术。
[0005]根据本公开一实施例的数据采样电路可以包括：模式检测电路，该模式检测电路被配置为通过检测包括输入数据的多位数据的模式来产生速度控制信号；以及采样电路，该采样电路在采样时钟的激活时段期间对所述输入数据进行采样，并且在所述速度控制信号激活时降低所述采样电路的操作速度。
[0006]根据本公开另一实施例的数据传输器电路可以包括：多个模式检测电路，该多个模式检测电路被配置为通过检测多位数据的模式来产生多个速度控制信号；多个采样电路，该多个采样电路被配置为在与所述多个采样电路分别对应的采样时钟的激活时段期间，对与所述多个采样电路分别对应的所述多位数据进行采样，并且在与所述采样电路对应的相应速度控制信号激活时，降低所述采样电路的相应操作速度；以及并行到串行转换电路，该并行到串行转换电路被配置为对所述所采样的数据执行并行到串行转换以向输出节点输出经转换的数据。
[0007]根据本公开又一实施例的数据传输器电路可以包括：第一模式检测电路至第四模式检测电路，该第一模式检测电路至该第四模式检测电路被配置为通过利用与所述第一模式检测电路至所述第四模式检测电路分别对应的第一数据至第四数据来激活第一速度控制信号至第四速度控制信号，所述第一数据至所述第四数据中的每一个为多位的；第一采样电路，该第一采样电路被配置为在第一采样时钟的激活时段期间，对所述第一数据进行采样，并且在所述第一速度控制信号激活时，降低所述第一采样电路的操作速度；第二采样电路，该第二采样电路被配置为在第二采样时钟的激活时段期间，对所述第二数据进行采样，并且在所述第二速度控制信号激活时，降低所述第二采样电路的操作速度；第三采样电路，该第三采样电路被配置为在第三采样时钟的激活时段期间，对所述第三数据进行采样，
并且在所述第三速度控制信号激活时，降低所述第三采样电路的操作速度；第四采样电路，该第四采样电路被配置为在第四采样时钟的激活时段期间，对所述第四数据进行采样，并且在所述第四速度控制信号激活时，降低所述第四采样电路的操作速度；以及并行到串行转换电路，该并行到串行转换电路被配置为对所采样的数据执行并行到串行转换以向输出节点输出经转换的数据。
[0008]根据本公开再一实施例的数据传输器电路可以包括：N个数据采样电路，该N个数据采样电路适于分别接收具有不同相位的并行的N个数据信号以输出并行的N个采样的信号；以及转换电路，该转换电路适于将所采样的信号转换为串行信号，其中，所述数据采样电路中的每一个包括：模式检测电路，该模式检测电路适于在N个采样时钟当中的三个或更多采样时钟的连续激活时段期间，检测所述N个数据信号当中的具有相邻的相位并且包括对应数据信号的三个或更多数据信号间的连续的电平变化；以及采样电路，该采样电路适于：根据所述N个采样时钟当中的对应采样时钟来对对应数据信号进行采样以输出N个采样的信号当中的对应采样的信号，并且响应于检测而降低采样速度。
[0009]根据本公开的实施例，可以通过利用简单结构来提高传输数据的质量而不增大电流消耗。
附图说明
[0010]图1为根据本公开一实施例的数据传输器电路100的配置图。
[0011]图2为根据本公开一实施例的图1中的采样时钟生成电路110的配置图。
[0012]图3为用于描述根据本公开一实施例的图2中的操作的时序图。
[0013]图4为根据本公开一实施例的图1中的数据采样电路120的配置图。
[0014]图5为根据本公开一实施例的图1中的并行到串行转换电路130的配置图。
[0015]图6为用于描述根据本公开一实施例的图4和图5中的操作的时序图。
[0016]图7示出了根据本公开一实施例的输出端子DATA_OUT处的预加重驱动的图。
具体实施方式
[0017]下文中，为了详细描述本公开以使本公开所属领域的技术人员能够容易地实施本公开的技术构思，将参照附图描述本公开的最优选实施例。在描述本公开时，可能省略与本公开的主题无关的公知配置。在给每个附图中的组件附加附图标记时，应注意的是，即使组件在不同的附图中示出，也会尽可能将相同的附图标记仅赋予相同的组件。
[0018]图1为根据本公开一实施例的数据传输器电路100的配置图。数据传输器电路100可以用于在不同的集成电路芯片之间，或在一个集成电路芯片内传输数据(信号)。
[0019]参照图1，数据传输器电路100可以包括采样时钟生成电路110、第一数据采样电路120_0至第四数据采样电路120_3和并行到串行转换电路130。
[0020]作为并行数据的第一数据至第四数据DIIN、DQIN、DIBIN、DQBIN可以为要由数据传输器电路100传输的数据。第一时钟至第四时钟CLKI、CLKQ、CLKIB、CLKQB可以为用于选通(strobing)第一数据至第四数据DIIN、DQIN、DIBIN、DQBIN的时钟。第一时钟至第四时钟CLKI、CLKQ、CLKIB、CLKQB可以具有不同的相位。也就是说，第一时钟至第四时钟CLKI、CLKQ、CLKIB、CLKQB可以在彼此之间具有90
°
的相位差。
[0021]采样时钟生成电路110可以通过利用第一时钟至第四时钟CLKI、CLKQ、CLKIB、CLKQB来生成第一采样时钟至第四采样时钟SCI、SCQ、SCIB、SCQB。第一采样时钟至第四采样时钟SCI、SCQ、SCIB、SCQB可以为第一数据采样电路120_0至第四数据采样电路120_3用于对第一数据至第四数据DIIN、DQIN、DIBIN、DQBIN分别进行采样的时钟。
[0022]第一数据采样电路120_0至第四数据采样电路120_3可以通过分别利用第一采样时钟至第四采样时钟SCI、SCQ、SCIB、SCQB来对第一数据至第四数据DIIN、DQIN、DIBIN、DQBIN进行采样。第一数据采样电路120_0至第四数据采样电路120_3可以检测第一数据至第四数据DIIN、DQIN、DIBIN、DQBIN的模式，并且在确定需要预加重的时段期间减慢其自身本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据采样电路，该数据采样电路包括：模式检测电路，所述模式检测电路通过检测包括输入数据的多位数据的模式来产生速度控制信号；以及采样电路，所述采样电路：在采样时钟的激活时段期间，对所述输入数据进行采样，并且在所述速度控制信号被激活时，降低所述采样电路的操作速度。2.根据权利要求1所述的数据采样电路，其中，所述采样电路通过减小所述采样电路的操作电流的量来降低所述操作速度。3.根据权利要求1所述的数据采样电路，其中，当所述多位数据的所述模式与预设模式之一匹配时，所述模式检测电路产生所述速度控制信号。4.根据权利要求3所述的数据采样电路，其中，所述预设模式包括切换模式。5.根据权利要求1所述的数据采样电路，其中，所述采样电路包括：输入单元，所述输入单元响应于所述输入数据而从反输出节点向公共源极节点灌入电流；反输入单元，所述反输入单元响应于通过将所述输入数据反相而获得的数据，从输出节点向所述公共源极节点灌入电流；第一上拉驱动单元，所述第一上拉驱动单元响应于所述反输出节点的电压电平而上拉所述输出节点；第二上拉驱动单元，所述第二上拉驱动单元响应于所述输出节点的电压电平而上拉所述反输出节点；第一灌入单元，所述第一灌入单元从所述公共源极节点向接地端子灌入电流；以及第二灌入单元，所述第二灌入单元在所述速度控制信号被去激活时激活，并且从所述公共源极节点向所述接地端子灌入电流。6.根据权利要求5所述的数据采样电路，其中，在所述采样时钟的所述激活时段期间，激活所述第一上拉驱动单元、所述第二上拉驱动单元、所述第一灌入单元和所述第二灌入单元。7.根据权利要求6所述的数据采样电路，其中，在所述采样时钟的去激活时段期间，使所述输出节点和所述反输出节点均衡化。8.一种数据传输器电路，所述数据传输器电路包括：多个模式检测电路，所述多个模式检测电路通过检测多位数据的模式来产生多个速度控制信号；多个采样电路，所述多个采样电路：在与所述多个采样电路分别对应的采样时钟的激活时段期间，对与所述多个采样电路分别对应的所述多位数据进行采样，并且在与所述采样电路对应的相应速度控制信号被激活时，降低所述采样电路的相应操作速度；以及并行到串行转换电路，所述并行到串行转换电路对所采样的数据执行并行到串行转换以向输出节点输出经转换的数据。9.根据权利要求8所述的数据传输器电路，其中，所述多个采样电路中的每一个采样电
路通过在所述多个速度控制信号当中的对应速度控制信号被激活时减小所述采样电路的操作电流的量来降低所述采样电路的操作速度。10.根据权利要求8所述的数据传输器电路，其中，所述多个采样电路中的每一个包括：输入单元，所述输入单元响应于所述多位数据当中的与所述多个采样电路中的每一个对应的输入数据，从反输出节点向公共源极节点灌入电流；反输入单元，所述反输入单元响应于通过将所述多位数据当中的与所述多个采样电路中的每一个对应的输入数据反相而获得的数据，从输出节点向所述公共源极节点灌入电流；第一上拉驱动单元，所述第一上拉驱动单元响应于所述反输出节点的电压电平而上拉所述输出节点；第二上拉驱动单元，所述第二上拉驱动单元响应于所述输出节点的电压电平而上拉所述反输出节点；第一灌入单元，所述第一灌入单元从所述公共源极节点向接地端子灌入电流；以及第二灌入单元，所述第二灌入单元在所述多个速度控制信号当中的对应速度控制信号被去激活时激活，并且从所述公共源极节点向所述接地端子灌入电流。11.根据权利要求10所述的数据传输器电路，其中，在对应采样时钟的激活时段期间，激活所述第一上拉驱动单元、所述第二上拉驱动单元、所述第一灌入单元和所述第二灌入单元。12.根据权利要求11所述的数据传输器电路，其中，在对应采样时钟的去激活时段期间，使所述输出节点和所述反输出节点均衡化。13.一种数据传输器电路，该数据传输器...

【专利技术属性】
技术研发人员：孔仁锡，洪在亨，金珉秀，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：