一种存储器控制电路、存储器、电子设备及逻辑控制方法技术

本申请涉及一种存储器控制电路、存储器、电子设备及逻辑控制方法，属于存储器领域。该存储器控制电路包括：时钟信号生成器、时钟信号控制电路以及串联的N个触发器电路。每个触发器电路的输出被配置为与对应的选择电路连接，输入第一个触发器电路的输入值可配置，选择电路被配置为根据对应触发器电路的输出值，选择存储列的位线是与正对的IO电路连接，还是与相邻的IO电路连接；时钟信号生成器，与每个触发器电路连接，时钟信号生成器被配置为在控制信号的控制下，生成时钟信号；时钟信号控制电路，被配置为根据存储器中故障单元对应的译码地址的值和时钟信号的周期数，产生控制信号。该存储器控制电路能极大的简化所需的布线资源。资源。资源。

【技术实现步骤摘要】
一种存储器控制电路、存储器、电子设备及逻辑控制方法


[0001]本申请属于存储器领域，具体涉及一种存储器控制电路、存储器、电子设备及逻辑控制方法。

技术介绍

[0002]存储器生产过程中，总会由于工艺、制程等原因，导致部分存储列失效。为了保证芯片整体良率，在存储器设计中会预留部分冗余阵列，用做测试后修复使用。在存储器的测试中，会将测试出错的存储列，使用预留的冗余阵列替换掉，并配置逻辑译码电路(用于输出选择信号)，以指示选择电路是将存储列的位线直接接到对应的IO电路，还是移位接到相邻的IO电路，往往这样的配置是需要占用非常多的版图面积和走线资源的。
[0003]传统的逻辑译码电路设计中，每一个逻辑译码电路需要连接很多根译码线，具体接多少根线与存储器的IO电路(Input Output，为存储器读写电路)数目有关系。假如IO电路有288个(常见存储器支持的IO数目)对应有288个图1所示的逻辑译码电路，则需要接9根(RedAddr[8:0])或者18根线(RedAddr[8:0]和！RedAddr[8:0])，其中，如果是9根线，需要在本地本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器控制电路，其特征在于，包括：串联的N个触发器电路，每个触发器电路的输出被配置为与对应的选择电路连接，输入第一个触发器电路的输入值可配置，所述选择电路被配置为根据对应触发器电路的输出值，选择存储列的位线是与正对的IO电路连接，还是与相邻的IO电路连接，N为大于等于2的整数；时钟信号生成器，与每个触发器电路连接，所述时钟信号生成器被配置为在控制信号的控制下，生成时钟信号；时钟信号控制电路，与所述时钟信号生成器连接，所述时钟信号控制电路被配置为根据存储器中故障单元对应的译码地址的值和所述时钟信号的周期数，产生所述控制信号。2.根据权利要求1所述的存储器控制电路，其特征在于，所述时钟信号控制电路包括：比较模块，与所述时钟信号生成器连接，所述比较模块被配置为接收所述译码地址的值和所述时钟信号的周期数，将所述译码地址的值和所述时钟信号的周期数进行比较，并根据比较结果产生所述控制信号；其中，当所述比较结果表征所述译码地址的值和所述时钟信号的周期数一致时，所述控制信号控制所述时钟信号生成器停止生成所述时钟信号。3.根据权利要求2所述的存储器控制电路，其特征在于，所述时钟信号控制电路还包括：计数模块，与所述时钟信号生成器和所述比较模块连接，所述计数模块被配置为对所述时钟信号的周期数进行计数。4.根据权利要求2或3所述的存储器控制电路，其特征在于，所述时钟信号控制电路还包括：寄存器单元，与所述比较模块连接，所述寄存器单元被配置为存储所述存储器中故障单元对应的译码地址的值。5.根据权利要求3所述的存储器控制电路，其特征在于，所述计数模块包括：串联的M个计数单元，第一个计数单元的时钟输入端与所述时钟信号生成器连接，M为大于等于1的整数；每个计数单元均包括触发器和反相器，所述触发器的数据输出端经过所述反相器与自身数据输入端连接；每个所述触发器的数据输出端还与所述比较模块连接。6.根据权利要求2所述的存储器控制电路，其特征在于，所述译码地址、所述周期数均包括M位二进制数；所述比较模块包括：M个第一逻辑器件，每个第一逻辑器件的第一端用于接收所述周期数的M位二进制数中的一位，每个第一逻辑器件的第二端用于接收所述译码地址的M位二进制数中的一位，所述第一逻辑器件被配置为将周期数的M位二进制数中的一位与所述译码地址的M位二进制数中的一位进行逻辑运算；第二逻辑器件，分别与每个第一逻辑器件的输出端连接，所述第二逻辑器件被配置为根据各个第一逻辑器件的输出结果，产生所述控制信号。7.根据权利要求6所述的存储器控制电路，其特征在于，所述第一逻辑器件包括异或门，所述第二逻辑器件包括或非门，或者，所述第一逻辑器件、所...

【专利技术属性】
技术研发人员：黄瑞锋，
申请(专利权)人：海光信息技术股份有限公司，
类型：发明
国别省市：