一种存储器控制电路、存储器、电子设备及逻辑控制方法技术

本申请涉及一种存储器控制电路、存储器、电子设备及逻辑控制方法，属于存储器领域。该存储器控制电路包括：时钟信号生成器、时钟信号控制电路以及串联的N个触发器电路。每个触发器电路的输出被配置为与对应的选择电路连接，输入第一个触发器电路的输入值可配置，选择电路被配置为根据对应触发器电路的输出值，选择存储列的位线是与正对的IO电路连接，还是与相邻的IO电路连接；时钟信号生成器，与每个触发器电路连接，时钟信号生成器被配置为在控制信号的控制下，生成时钟信号；时钟信号控制电路，被配置为根据存储器中故障单元对应的译码地址的值和时钟信号的周期数，产生控制信号。该存储器控制电路能极大的简化所需的布线资源。资源。资源。

【技术实现步骤摘要】
一种存储器控制电路、存储器、电子设备及逻辑控制方法


[0001]本申请属于存储器领域，具体涉及一种存储器控制电路、存储器、电子设备及逻辑控制方法。

技术介绍

[0002]存储器生产过程中，总会由于工艺、制程等原因，导致部分存储列失效。为了保证芯片整体良率，在存储器设计中会预留部分冗余阵列，用做测试后修复使用。在存储器的测试中，会将测试出错的存储列，使用预留的冗余阵列替换掉，并配置逻辑译码电路(用于输出选择信号)，以指示选择电路是将存储列的位线直接接到对应的IO电路，还是移位接到相邻的IO电路，往往这样的配置是需要占用非常多的版图面积和走线资源的。
[0003]传统的逻辑译码电路设计中，每一个逻辑译码电路需要连接很多根译码线，具体接多少根线与存储器的IO电路(Input Output，为存储器读写电路)数目有关系。假如IO电路有288个(常见存储器支持的IO数目)对应有288个图1所示的逻辑译码电路，则需要接9根(RedAddr[8:0])或者18根线(RedAddr[8:0]和！RedAddr[8:0])，其中，如果是9根线，需要在本地放9组反相器去获得！RedAddr[8:0]信号，！RedAddr[8:0]为RedAddr[8:0]的反相信号。之所以要用到9根线是因为29＝512>288，不然译码数目无法支持288个IO电路。
[0004]图1为每个逻辑译码电路的原理图，包括3个与非门、2个或非门以及1个反相器。Shift＝1有两个来源，一个来源是Shiften＝1，表示当前IO电路前方的存储列的位线BL/BLB已经产生了移位，当前IO电路对应的存储列的位线BL/BLB需要继续顺着移位。另一个来源是Err_bg信号，如果Err_bg＝1，表示此IO电路对应的存储阵列为错误发生的存储阵列，位于此IO电路之前的存储列都要顺着移位进行修复。假如IO[127]电路对应的存储列发生了错误，十进制127对应的二进制为001111111(9位)，Addr[8:0]连接的是：！RedAddr[8]！RedAddr[7]RedAddr[6]RedAddr[5]RedAddr[4]RedAddr[3]RedAddr[2]RedAddr[1]RedAddr[0]，这样正好Addr[8:0]的每一位都为1，Err_bg＝1，最终会使Shift＝1，从而出现IO[127]Shift＝1＝>IO[126]Shift＝1＝>IO[125]Shift＝1＝>...＝>IO[0]Shift＝1。其中，IO[127]电路的Shift与IO[126]电路的Shiften连接，IO[126]电路的Shift与IO[125]电路的Shiften连接，
……
IO[1]电路的Shift与IO[0]电路的Shiften连接。
[0005]传统的逻辑译码电路，非常占用布线资源，动辄9根线或者18根线，导致需要占用非常多的版图面积和走线资源。

技术实现思路

[0006]鉴于此，本申请的目的在于提供一种存储器控制电路、存储器、电子设备及逻辑控制方法，以改善现有存储器中的逻辑译码电路需要占用非常多的版图面积和走线资源的问题。
[0007]本申请的实施例是这样实现的：
[0008]第一方面，本申请实施例提供了一种存储器控制电路包括：时钟信号生成器、时钟
信号控制电路以及串联的N个触发器电路；每个触发器电路的输出被配置为与对应的选择电路连接，输入第一个触发器电路的输入值可配置，所述选择电路被配置为根据对应触发器电路的输出值，选择存储列的位线是与正对的IO电路连接，还是与相邻的IO电路连接，N为大于等于2的整数；时钟信号生成器，与每个触发器电路连接，所述时钟信号生成器被配置为在控制信号的控制下，生成时钟信号；时钟信号控制电路，与所述时钟信号生成器连接，所述时钟信号控制电路被配置为根据存储器中故障单元对应的译码地址的值和所述时钟信号的周期数，产生所述控制信号。
[0009]本申请实施例中，利用触发器电路代替原有的逻辑译码电路(图1所示的逻辑译码电路)，并额外引入时钟信号生成器以及时钟信号控制电路，以此来控制N个触发器电路的输出，以指示对应的选择电路是将存储列的位线直接连接对应的IO电路，还是移位连接相邻的IO电路，从而在实现相同功能的情况下，可以极大的原有的逻辑译码电路的布线资源，可以将原本占用18根线的走线减少至1根(用于配置第一个触发器电路的输入值)，进而可以优化存储器的面积和功耗。
[0010]结合第一方面实施例的一种可能的实施方式，所述时钟信号控制电路包括：比较模块，与所述时钟信号生成器连接，所述比较模块被配置为接收所述译码地址的值和所述时钟信号的周期数，将所述译码地址的值和所述时钟信号的周期数进行比较，并根据比较结果产生所述控制信号；其中，当所述比较结果表征所述译码地址的值和所述时钟信号的周期数一致时，所述控制信号控制所述时钟信号生成器停止生成所述时钟信号。
[0011]本申请实施例中，可以通过比较模块来将译码地址的值和时钟信号的周期数进行比较，并根据比较结果产生控制信号，在实现其专利技术目的的同时，可以节约成本。
[0012]结合第一方面实施例的一种可能的实施方式，所述时钟信号控制电路还包括：计数模块，与所述时钟信号生成器和所述比较模块连接，所述计数模块被配置为对所述时钟信号的周期数进行计数。
[0013]本申请实施例中，通过进一步引入计数模块来对钟信号的周期数进行计数，从而无需借助外部的计数器件来计数，能够减少与外部计数器的连接配置等操作，从而能够提高效率。
[0014]结合第一方面实施例的一种可能的实施方式，所述时钟信号控制电路还包括：寄存器单元，与所述比较模块连接，所述寄存器单元被配置为存储所述存储器中故障单元对应的译码地址的值。
[0015]本申请实施例中，利用寄存器单元来存储故障单元对应的译码地址的值，使得无需额外输入译码地址的值，从而能够提高效率。
[0016]结合第一方面实施例的一种可能的实施方式，所述计数模块包括：串联的M个计数单元，第一个计数单元的时钟输入端与所述时钟信号生成器连接，M为大于等于1的整数；每个计数单元均包括触发器和反相器，所述触发器的数据输出端经过所述反相器与自身数据输入端连接；每个所述触发器的数据输出端还与所述比较模块连接。
[0017]本申请实施例中，采用上述结构的数字计数模块来进行计数，从而可以得到M位二进制数，以便于与M位的译码地址进行比较，能够提高响应时间。
[0018]结合第一方面实施例的一种可能的实施方式，所述译码地址、所述周期数均包括M位二进制数；所述比较模块包括：第二逻辑器件和M个第一逻辑器件；每个第一逻辑器件的
第一端用于接收所述周期数的M位二进制数中的一位，每个第一逻辑器件的第二端用于接收所述译码地址的M位二进制数中的一位，所述第一逻辑器件被配置为将周期数的M位二进制数中的一位与所述译码地址的M位二进制数中的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器控制电路，其特征在于，包括：串联的N个触发器电路，每个触发器电路的输出被配置为与对应的选择电路连接，输入第一个触发器电路的输入值可配置，所述选择电路被配置为根据对应触发器电路的输出值，选择存储列的位线是与正对的IO电路连接，还是与相邻的IO电路连接，N为大于等于2的整数；时钟信号生成器，与每个触发器电路连接，所述时钟信号生成器被配置为在控制信号的控制下，生成时钟信号；时钟信号控制电路，与所述时钟信号生成器连接，所述时钟信号控制电路被配置为根据存储器中故障单元对应的译码地址的值和所述时钟信号的周期数，产生所述控制信号。2.根据权利要求1所述的存储器控制电路，其特征在于，所述时钟信号控制电路包括：比较模块，与所述时钟信号生成器连接，所述比较模块被配置为接收所述译码地址的值和所述时钟信号的周期数，将所述译码地址的值和所述时钟信号的周期数进行比较，并根据比较结果产生所述控制信号；其中，当所述比较结果表征所述译码地址的值和所述时钟信号的周期数一致时，所述控制信号控制所述时钟信号生成器停止生成所述时钟信号。3.根据权利要求2所述的存储器控制电路，其特征在于，所述时钟信号控制电路还包括：计数模块，与所述时钟信号生成器和所述比较模块连接，所述计数模块被配置为对所述时钟信号的周期数进行计数。4.根据权利要求2或3所述的存储器控制电路，其特征在于，所述时钟信号控制电路还包括：寄存器单元，与所述比较模块连接，所述寄存器单元被配置为存储所述存储器中故障单元对应的译码地址的值。5.根据权利要求3所述的存储器控制电路，其特征在于，所述计数模块包括：串联的M个计数单元，第一个计数单元的时钟输入端与所述时钟信号生成器连接，M为大于等于1的整数；每个计数单元均包括触发器和反相器，所述触发器的数据输出端经过所述反相器与自身数据输入端连接；每个所述触发器的数据输出端还与所述比较模块连接。6.根据权利要求2所述的存储器控制电路，其特征在于，所述译码地址、所述周期数均包括M位二进制数；所述比较模块包括：M个第一逻辑器件，每个第一逻辑器件的第一端用于接收所述周期数的M位二进制数中的一位，每个第一逻辑器件的第二端用于接收所述译码地址的M位二进制数中的一位，所述第一逻辑器件被配置为将周期数的M位二进制数中的一位与所述译码地址的M位二进制数中的一位进行逻辑运算；第二逻辑器件，分别与每个第一逻辑器件的输出端连接，所述第二逻辑器件被配置为根据各个第一逻辑器件的输出结果，产生所述控制信号。7.根据权利要求6所述的存储器控制电路，其特征在于，所述第一逻辑器件包括异或门，所述第二逻辑器件包括或非门，或者，所述第一逻辑器件、所...

【专利技术属性】
技术研发人员：黄瑞锋，
申请(专利权)人：海光信息技术股份有限公司，
类型：发明
国别省市：