存储器接口应用中用于电源终端的低功率输出驱动器制造技术

公开了一种输出驱动器，其可以包括：延迟生成器，被配置为响应于输入信号产生多个延迟信号；前级驱动器，被配置为基于多个经移位的延迟信号来产生多个控制信号；以及主驱动器，被配置为耦接到具有非对称终端的通道，并且基于对多个控制信号的响应，在主驱动器的节点处提供输出信号，其中，响应于非对称终端，多个控制信号在主驱动器中提供非对称响应。在一些实施例中，可以包括非对称的切换序列。在一些实施例中，可以采用上拉二极管。在一些实施例中，输出驱动器被布置为利用核心电压和核心晶体管进行操作。管进行操作。管进行操作。

【技术实现步骤摘要】
【国外来华专利技术】存储器接口应用中用于电源终端的低功率输出驱动器


[0001]本专利技术的实施例涉及存储器，具体地，涉及存储器应用中的传输终端。

技术介绍

[0002]随机存取存储器(RAM)为计算设备提供快速、高性价比的易失性存储。联合电子设备工程委员会(JEDEC)为存储设备提供了存储器标准。当前部署了DDR4(第四代双倍数据速率)SDRAM(同步动态随机存取存储器)。DDR SDRAM为大多数应用提供首选的存储器系统，因为它利用简单的基于电容器的存储元件实现高密度数据存储、高性能低迟延、高耐用性和低功耗。
[0003]DDR4 SDRAM可以提供各种类型和外形规格的高密度高性能数据存储。各个DRAM可用于各种应用，或者在一些情况下组装在双列直插式存储器模块(DIMM)上，DIMM是具有若干DRAM芯片的印刷电路板(PCB)。DDR4 DIMM可以支持64比特或72比特数据宽度。DDR4 SDRAM目前可以以高达每秒3.2千兆比特的速度运行。DDR4SDRAM的大小在2Gb与16Gb之间，在1.2V的I/O电压下运行。
[0004]DDR5 SDRAM目前正在开发中，JEDEC DDR5标准于2020年7月发布。DDR5包括8Gb至64Gb的器件大小，运行速度高达每秒6.4千兆比特。DRAM I/O电压减小到1.1V，并且已经对DIMM拓扑结构进行了显著改变。具体地，DIMM拓扑结构可以是双通道，每个通道为32比特宽或40比特宽。
[0005]在如此高的数据速率下，每个DIMM上的完整性和时序变得更具挑战性和困难。随着速度变得更高，在DIMM的各个组件之间提供信号的驱动器以更高的速度切换。此外，上升沿/下降沿变得更尖锐，并且可能引入更大的开关电流。开关电流会增加功耗，并通过电源线寄生电阻器和封装/印刷电路板寄生电感引入电源噪声，从而引起抖动、占空比下降。
[0006]因此，需要开发更好的驱动器，以适应例如DDR5标准中提出的更高速率、更高密度DRAM系统的条件。

技术实现思路

[0007]根据一些实施例，提出了用于低压不对称终端的输出驱动器。
[0008]输出驱动器可以包括：延迟生成器，被配置为响应于输入信号产生多个延迟信号；预驱动器，被配置为基于多个经移位的延迟信号来产生多个控制信号；以及主驱动器，被配置为耦接到具有非对称终端的通道，并且基于对多个控制信号的响应，在主驱动器的节点处提供输出信号，其中，响应于非对称终端，多个控制信号在所述主驱动器中提供非对称响应。在一些实施例中，可以包括非对称的切换序列。在一些实施例中，可以采用上拉二极管。在一些实施例中，输出驱动器被布置为利用核心电压和核心晶体管进行操作。
[0009]一种在具有非对称终端的通道中驱动输出信号的方法，可以包括：接收输入信号；响应于输入信号，在延迟生成器中生成多个延迟信号；基于多个延迟信号，在前级驱动器中产生多个控制信号；以及响应于多个控制信号，在主驱动器中能够耦接到具有非对称终端
的通道的节点处提供输出信号，其中，响应于非对称终端，多个控制信号在主驱动器中提供非对称响应。
[0010]这些和其他实施例将在下面参照以下附图进行讨论。
附图说明
[0011]图1A和图1B示出了带寄存器的DIMM(RDIMM)和低负载DIMM(LRDIMM)，可以在RDIMM和LRDIMM上实现本公开的实施例。
[0012]图2示出了驱动器系统的框图，可以在该驱动器系统上实现本公开的各方面。
[0013]图3A和图3B示出了图2所示的驱动器系统中的示例延迟生成。
[0014]图4示出了适用于对称DDR4应用的示例驱动器系统。
[0015]图5示出了用于DDR4应用的图4所示的示例前级驱动器和主驱动器的对应片。
[0016]图6示出了根据本公开的各方面的非对称驱动器系统。
[0017]图7示出了根据本公开的各方面的图6所示的示例前级驱动器和驱动器的对应片。
[0018]图8进一步示出了根据本公开的各方面的驱动器系统的框图。
[0019]图9A和图9B示了根据本公开的各方面的二极管前级驱动器。
[0020]图10示出了说明图9A和图9B所示的二极管驱动器的操作的输出波形和电流波形。
[0021]下面将进一步讨论这些附图。
具体实施方式
[0022]在下面的描述中，阐述了描述本专利技术的一些实施例的具体细节。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节中的一些或全部的情况下实践一些实施例。本文公开的具体实施例意在是说明性的而不是限制性的。本领域技术人员可以实现尽管在此未具体描述但在本公开的范围和精神内的其他元素。
[0023]说明本专利技术各方面和实施例的描述不应被理解为进行限制——权利要求限定所保护的专利技术。在不脱离本描述和权利要求的精神和范围的情况下，可以进行各种改变。在一些情况下，为了不使本专利技术变得模糊，没有详细地示出或描述已知的结构和技术。
[0024]根据本公开的各方面，提出了一种具有非对称电源终端方案的低功率电压模式输出驱动器。具体地，在DDR5标准下，终端电阻Rtt连接到I/O电压Vdd，而不是像DDR4中那样连接到Vdd/2。如下面进一步详细讨论的，电源终端电阻器会导致低功率驱动器的非对称输出波形。通过在驱动器输出处使用非对称终端序列和上拉二极管中的一个或多个，驱动器可以提供具有不同终端电阻的对称波形。具体地，本公开的各方面提供了一种延迟生成器，被配置为响应于输入信号产生多个延迟信号；前级驱动器，被配置为基于多个经移位的延迟信号来产生多个控制信号；以及主驱动器，被配置为耦接到具有非对称终端的通道，并且基于对多个控制信号的响应，在主驱动器的节点处提供输出信号，其中，响应于非对称终端，多个控制信号在主驱动器中提供对称响应。主驱动器可以包括多个片，每个片具有上拉晶体管和下拉晶体管，上拉晶体管和下拉晶体管由前级驱动器响应于延迟信号的上升沿和下降沿产生的上拉信号和下拉信号来驱动。在一些实施例中，前级驱动器产生信号以根据非对称切换序列来导通和关断上拉晶体管和下拉晶体管。在一些实施例中，前级驱动器和主驱动器在核心电压(例如，适于DDR5配置的电压)下利用核心晶体管进行操作。在一些实施
例中，可以包括二极管前级驱动器和二极管块，以提供有助于提供输出信号的上升沿的电流。
[0025]一般地，本专利技术的各方面从驱动器提供对称的输出信号(即，具有相似的上升沿和下降沿以及50％的占空比)，而不考虑终端的非对称性质。因此，本公开的各方面适于例如针对新的第五代DDR(DDR5)标准提出的具有非对称输出结构的双倍数据速率(DDR)随机存取存储器(RAM)。
[0026]DDR5是下一代RAM标准，与上一代RAM DDR4相比有许多性能改进。DDR5修订了DDR4标准，重点是增加带宽和改善功耗。DDR5RAM标准的上限为6400MT/s，与DDR4标准的3200MT/s速率相比有较大改进。因此，根据DDR5标准本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种输出驱动器，包括：延迟生成器，被配置为响应于输入信号产生多个延迟信号；前级驱动器，被配置为基于多个经移位的延迟信号来产生多个控制信号；以及主驱动器，被配置为耦接到具有非对称终端的通道，并且基于对所述多个控制信号的响应，在所述主驱动器的节点处提供输出信号，其中，响应于所述非对称终端，所述多个控制信号在所述主驱动器中提供非对称响应。2.根据权利要求1所述的输出驱动器，其中，所述输出电压是基于所述非对称响应具有匹配的上升沿和下降沿的对称信号。3.根据权利要求1所述的输出驱动器，其中，所述多个延迟信号的上升沿与下降沿之间的间隔是通过输入到所述延迟生成器的压摆率控制信号设置的。4.根据权利要求1所述的输出驱动器，其中，所述主驱动器包括多个片，所述多个片中的每个片包括在系统电压与接地之间串联耦接的上拉晶体管和下拉晶体管，其中所述主驱动器的节点是所述多个片中的每个片的上拉晶体管与下拉晶体管之间的耦接连接处，并且其中，所述多个控制信号包括上拉信号和下拉信号，所述上拉信号耦接到所述多个片中的每个片的上拉晶体管的栅极，所述下拉信号耦接到所述多个片中的每个片的下拉晶体管的栅极。5.根据权利要求4所述的输出驱动器，其中，来自所述前级驱动器的所述多个控制信号指示在所述多个经移位的延迟信号的上升沿和下降沿触发的切换序列。6.根据权利要求5所述的输出驱动器，其中，所述切换序列包括第一序列和第二序列，所述第一序列用于在所述多个经移位的延迟信号的上升沿对所述多个片的上拉晶体管和下拉晶体管进行切换，所述第二序列用于在所述多个经移位的延迟信号的下降沿对所述多个片的上拉晶体管和下拉晶体管进行切换，其中所述第一序列与所述第二序列不同。7.根据权利要求6所述的输出驱动器，其中，所述主驱动器中的所述多个片包括N个片，其中N和所述切换序列与所述主驱动器的导通电阻和所述非对称终端的终端电阻的值相关地取决于所述主驱动器的导通电阻。8.根据权利要求6所述的输出驱动器，其中，所述多个片包括N个片，所述多个延迟信号包括延迟信号d0、d1、d2和d3，并且其中，所述切换序列包括：在延迟信号d0的上升沿，n0_on_R个上拉晶体管导通，n0_off_R个下拉晶体管关断；在延迟信号d1的上升沿，n1_on_R个上拉晶体管导通，n1_off_R个下拉晶体管关断；在延迟信号d2的上升沿，n2_on_R个上拉晶体管导通，n2_off_R个下拉晶体管关断；在延迟信号d3的上升沿，n3_on_R个上拉晶体管导通，n3_off_R个下拉晶体管关断；在延迟信号d0的下降沿，n0_on_F个下拉晶体管导通，n0_off_F个上拉晶体管关断；在延迟信号d1的下降沿，n1_on_F个下拉晶体管导通，n1_off_F个上拉晶体管关断；在延迟信号d2的下降沿，n2_on_F个下拉晶体管导通，n2_off_F个上拉晶体管关断；在延迟信号d3的下降沿，n3_on_F个下拉晶体管导通，n3_off_F个上拉晶体管关断，其中，n0_on_R+n1_on_R+n2_on_R+n3_on_R＝N，n0_off_R+n1_off_R+n2_off_R+n3_off_R＝N，n0_on_F+n1_on_F+n2_on_F+n3_on_F＝N，n0_off_F+n1_off_F+n2_off_F+n3_off_F＝N，并且
其中，集合(n0_on_R，n1_on_R，n2_on_R，n3_on_R)和集合(n0_on_F，n1_on_F，n2_on_F，n3_on_F)不相等；并且其中，集合(n0_off_R，n1_off_R，n2_off_R，n3_off_R)和集合(n0_off_F，n1_off_F，n2_off_F，n3_off_F)不相等。9.根据权利要求4所述的输出驱动器，还包括电平转换器，所述电平转换器接收所述多个延迟信号并提供经移位的延迟信号，其中，所述电平转换器包括高电平转换器和低电平转换器，所述高电平转换器被配置为在电压电平VDDA和低电压电平VSSREG内对所述多个延迟信号的电压电平进行转换，以生成高延迟信号，所述低电平转换器配置为在电压电平VDDREG和低电压电平VSSA内对所述多个延迟信号的电压电平进行转换，以生成低延迟信号；其中，所述前级驱动器包括多个高电平前级驱动器和多个低电平前级驱动器，所述多个高电平前级驱动器响应于所述高延迟信号在所述电压VDDA与所述电压VSSREG之间进行操作，以针对所述多个片中的每个上拉晶体管提供上拉信号，所述多个低电平前级驱动器响应于所述低延迟信号在所述电压VDDREG与所述电压VSSA之间进行操作，以针对所述多个片中的每个下拉晶体管提供下拉信号；以及其中，所述多个片中的每个片的串联耦接的上拉晶体管和下拉晶体管在VDD与VSSA之间进行操作。10.根据权利要求9所述的输出驱动器，其中，在所述多个片中的每个片中，第一晶体管耦接在所述上拉晶体管与所述节点之间，并且在所述多个片中的每个片中，第二晶体管耦接所述节点与所述下拉晶体管之间，所述第一晶体管和所述第二晶体管中的每个晶体管被布置为导通。11.根据权利要求9所述的输出驱动器，其中，VDDA＝1.1V，VSSA＝0V，VDDREG＝0.875V，VSSREG＝0.225V，其中所述前级驱动器和所述主驱动器中的每个晶体管的电压不超过VDDREG，并且其中，晶体管为核心晶体管。12.根据权利要求1所述的输出驱动器，还包括：二极管前级驱动器，被配置为响应于所述多个延迟信号的子集提供二极管使能信号；以及二极管块，耦接到所述主驱动器的节点，所述二极管块被配置为在所述输出信号的上升沿期间向所述节点提供电流。13.根据权利要求12所述的输出驱动器，其中，所述二极管前级驱动器在所述多个延迟信号中的第一延迟信号的上升沿激活所述二极管使能信号，在所述多个延迟信号中的第二延迟信号的上升沿移除所述二极管使能信号。14.根据权利要求13所述的输出驱动器，其中，所述二极管块包括多个二极管块，并且其中，将所述二极管使能信号提供给所述多个二极管块的子集，以消除所述非对称终端的终端电阻的影响。15.根据权利要求12所述的输出驱动器，还包括电平转换器，以向所述二极管前级驱动器提供经移位的延迟信号。16.一种在具有非对称终端的通道中驱动输出信号的方法，包括：接收输入信号；
响应于所述输入信号，在延迟生成器中生成多个延迟信号；基于所...

【专利技术属性】
技术研发人员：尹海丰，张玉敏，于跃，
申请(专利权)人：瑞萨电子美国有限公司，
类型：发明
国别省市：