存储器件及存储器控制器制造技术

提供了一种存储器件和存储器控制器。所述存储器件包括时钟训练电路，所述时钟训练电路被配置为通过多个信号引脚之中的第一信号引脚接收时钟，并且所述时钟训练电路连接到与所述第一信号引脚连接的第一信号线。所述时钟训练电路在接收到所述时钟时生成多相时钟，并且通过以占空比调整步长在所述多相时钟中的三个内部时钟信号之间同时进行相位扫描，来生成所述多相时钟的三维(3

【技术实现步骤摘要】
存储器件及存储器控制器
[0001]相关申请的交叉引用
[0002]本申请基于并且要求于2021年11月09日在韩国知识产权局提交的韩国专利申请No.10
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2021
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0153447以及于2022年03月18日在韩国知识产权局提交的韩国专利申请No.10
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2022
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0034173的优先权，所述韩国专利申请的公开内容通过引用全部包含于此。


[0003]实施例涉及装置和方法，更具体地，涉及用于多相时钟训练的装置、存储器件和操作方法。

技术介绍

[0004]随着对提高电子系统的速度、增加数据容量和消耗更少功率的不断增长的需求，已经不断地开发可以更快地访问、存储更多数据并且使用更少功率的半导体存储器。

技术实现思路

[0005]实施例在于一种存储器件，所述存储器件包括：多个信号引脚以及时钟训练电路，所述时钟训练电路被配置为通过所述多个信号引脚之中的第一信号引脚接收时钟，并且所述时钟训练电路连接到与所述第一信号引脚连接的第一信号线，其中，所述时钟训练电路在接收到所述时钟时生成多相时钟，并且通过以占空比调整步长在所述多相时钟中的三个内部时钟信号之间同时进行相位扫描，来生成所述多相时钟的三维占空比偏移码(3
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D DOC)。
[0006]实施例在于一种存储器控制器，所述存储器控制器包括：多个信号引脚以及训练电路，所述训练电路被配置为：通过所述多个信号引脚之中的第一信号引脚发送时钟，通过第二信号引脚接收与所述时钟有关的三维占空比偏移码(3
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D DOC)，并且所述训练电路连接到与所述第一信号引脚连接的第一信号线和与所述第二信号引脚连接的第二信号线，其中，所述训练电路基于所述3
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D DOC调整所述时钟的定时(timing)并且将调整后的所述定时输出到所述第一信号引脚，所述3
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D DOC是通过如下操作获得的：通过在与所述第一信号引脚和所述第二信号引脚连接的存储器件中执行的时钟训练操作，以占空比调整步长同时对从所述时钟导出的多相时钟中的三个内部时钟信号进行相位扫描，所述3
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D DOC被配置为校正所述多相时钟的占空比误差。
[0007]实施例在于一种方法，所述方法包括：从外部接收时钟；生成从所述时钟导出的多相时钟；执行以占空比调整步长在所述多相时钟中的三个内部时钟信号之间同时进行相位扫描的三维(3
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D)占空比偏移搜索操作；以及基于所述3
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D占空比偏移搜索操作的结果生成所述多相时钟的三维占空比偏移码(3
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D DOC)。
附图说明
[0008]通过参考附图详细描述示例实施例，特征对于本领域技术人员将变得清楚，其中：
[0009]图1是根据示例实施例的装置的框图；
[0010]图2是示出根据示例实施例的存储器件的框图；
[0011]图3A和图3B是根据示例实施例的时钟电路的框图；
[0012]图4是示出包括图3A和图3B的内部时钟信号的多相时钟的图；
[0013]图5是示出图3A和图3B的三维(3
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D)占空比偏移搜索电路的框图；
[0014]图6和图7A至图7D是示出图3A和图3B的3
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D占空比偏移搜索电路的操作的图；
[0015]图8和图9是示出根据示例实施例的时钟训练电路的操作的图；
[0016]图10A、图10B和图11是示出根据示例实施例的时钟训练方法的流程图；和
[0017]图12是示出应用了根据示例实施例的时钟训练方法的系统的框图。
具体实施方式
[0018]图1是根据示例实施例的装置100的框图。
[0019]参考图1，装置100可以包括第一设备(或设备1)110和第二设备(或设备2)120。装置100可以被实现为包括在例如个人计算机(PC)或移动电子设备中。移动电子设备可以实现为，例如，膝上型计算机、移动电话、智能手机、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数码相机、数字摄像机、便携式多媒体播放器(PMP)、个人导航设备或便携式导航设备(PND)、手持游戏机、移动互联网设备(MID)、可穿戴计算机、物联网(IoT)设备、万物互联(IoE)设备或无人机。
[0020]第一设备110可以被实现为，例如，集成电路(IC)、片上系统(SoC)、应用处理器(AP)、移动AP、芯片集(chipset)、或一组芯片。作为示例，第一设备110可以是执行存储器控制功能的半导体器件，并且第一设备110可以是包括在AP中的组件。AP可以包括，例如，存储器控制器、随机存取存储器(RAM)、中央处理单元(CPU)、图形处理单元(GPU)和/或调制解调器。
[0021]第二设备120可以实现为存储器件。存储器件可以实现为例如动态RAM(DRAM)或静态RAM(SRAM)。作为示例，第二设备120可以对应于双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM))等等。在另一实施方式中，第二设备120可以实现为高带宽存储器(HBM)。
[0022]根据示例实施例，第二设备120可以实现为非易失性存储器件。作为示例，第二设备120可以实现为闪存或电阻式存储器，诸如相变RAM(PRAM)、磁性RAM(MRAM)或电阻式RAM(RRAM)。
[0023]第二设备120可以是包括多个信号引脚(例如，接收时钟信号的第一信号引脚和输出三维占空比偏移码的第二信号引脚)的存储器件。第二信号引脚可以是数据引脚或数据时钟引脚。
[0024]在下文中，为了描述方便，第一设备110称为存储器控制器，第二设备120称为存储器件。
[0025]尽管存储器件120被示出为单个半导体芯片，但是存储器件120实际上可以包括n个(n是非零整数)存储器件。
[0026]存储器控制器110和存储器件120可以通过总线(例如，数据总线(或数据(DQ)总
线)、时钟总线、命令/地址(CA)总线等)130相互通信。在示例中，命令和地址CA通过命令/地址总线130被存储器件120接收，并且数据DQ经由数据总线130在存储器控制器110与存储器件120之间提供。各种时钟信号可以经由时钟总线130在存储器控制器110与存储器件120之间提供。时钟总线130可以包括用于提供由存储器件120接收的系统时钟CLK_t和CLK_c以及由存储器件120发送和接收的数据时钟DQS_t和DQS_c的信号线。每条总线130可以包括向其提供信号的一个或更多个信号线。
[0027]在示例实施例中，由存储器控制器110提供给存储器件120的时钟CLK_t和CLK_c用于提供和接收命令和地址的定时。时钟DQS_t和DQS_本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器件，包括：多个信号引脚；以及时钟训练电路，所述时钟训练电路被配置为通过所述多个信号引脚之中的第一信号引脚接收时钟，并且所述时钟训练电路连接到与所述第一信号引脚连接的第一信号线，其中，所述时钟训练电路在接收到所述时钟时生成多相时钟，并且通过以占空比调整步长在所述多相时钟中的三个内部时钟信号之间同时进行相位扫描，来生成用于所述多相时钟的三维占空比偏移码，即，3
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D DOC。2.根据权利要求1所述的存储器件，其中：所述时钟训练电路执行在第一调整范围内扫描所述内部时钟信号之间的相位的第一步骤操作，选择与所述第一步骤操作相关联的相位偏移点之中的第一相位偏移点，并且输出包括所述第一相位偏移点的所述内部时钟信号作为第一内部时钟信号，所述第一调整范围包括
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n步长至+n步长的调整范围，其中，n为非零整数。3.根据权利要求2所述的存储器件，其中，所述时钟训练电路执行对出现在与所述第一步骤操作相关联的相位偏移点处的每个所述内部时钟信号的脉冲宽度进行合并的第一占空比调整点估计，并且选择具有通过所述第一占空比调整点估计合并的脉冲宽度窗口之中的最大值的相位偏移点作为所述第一相位偏移点。4.根据权利要求2所述的存储器件，其中：所述时钟训练电路基于所述第一相位偏移点为原点执行在第二调整范围内扫描所述第一内部时钟信号之间的相位的第二步骤操作，选择与所述第二步骤操作相关联的相位偏移点之中的第二相位偏移点，并且输出包括所述第二相位偏移点的所述第一内部时钟信号作为第二内部时钟信号，所述第二调整范围包括
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n/2步长至+n/2步长的调整范围，其中，n/2为非零整数。5.根据权利要求4所述的存储器件，其中，所述时钟训练电路执行对出现在与所述第二步骤操作相关联的相位偏移点处的每个所述第一内部时钟信号的脉冲宽度进行合并的第二占空比调整点估计，并且选择具有通过所述第二占空比调整点估计合并的脉冲宽度窗口之中的最大值的相位偏移点作为所述第二相位偏移点。6.根据权利要求4所述的存储器件，其中，所述时钟训练电路省略对与所述第二步骤操作相关联的相位偏移点之中的偏离所述
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n/2步长至+n/2步长的相位偏移点的所述第二占空比调整点估计。7.根据权利要求4所述的存储器件，其中：所述时钟训练电路基于所述第二相位偏移点为原点执行在第三调整范围内扫描所述第二内部时钟信号之间的相位的第三步骤操作，选择与所述第三步骤操作相关联的相位偏移点之中的第三相位偏移点，并且输出包括所述第三相位偏移点的所述第二内部时钟信号作为第三内部时钟信号，所述第三调整范围包括
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n/4步长至+n/4步长的调整范围，其中，n/4为非零整数。8.根据权利要求7所述的存储器件，其中，所述时钟训练电路执行对出现在与所述第三步骤操作相关联的相位偏移点处的每个所述第二内部时钟信号的脉冲宽度进行合并的第三占空比调整点估计，并且选择具有通过所述第三占空比调整点估计合并的脉冲宽度窗口之中的最大值的相位偏移点作为所述第三相位偏移点。
9.根据权利要求7所述的存储器件，其中，所述时钟训练电路省略对与所述第三步骤操作相关联的相位偏移点之中的偏离所述
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n/4步长至+n/4步长的相位偏移点的所述第三占空比调整点估计。10.根据权利要求7所述的存储器件，其中，所述时钟训练电路输出所述第三相位偏移点作为所述3
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D DOC。11.一种存储器控制器，包括：多个信号引脚；以及训练电路，所述训练电路被配置为：通过所述多个信号引脚之中的第一信号引脚发送时钟，通过第二信号引脚接收与所述时钟相关的三维占空比偏移码，即3
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D DOC，并且所述训练电...

【专利技术属性】
技术研发人员：金泰局，罗又真，俞泰根，柳慧承，李载濬，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：