事件驱动的时钟生成方法及装置、芯片及电子设备制造方法及图纸

本发明专利技术公开了一种事件驱动的时钟生成方法及装置、芯片及电子设备。为解决现有异步电路缺乏时钟带为电路设计带来不便、数据需要规范化的缺点或需求，本发明专利技术通过接收脉冲事件的请求信号或应答信号并对其计数，若计数达到预设值后，翻转输出时钟的电平状态，实现事件驱动地时钟信号生成，以用于降噪、泄露、读出层等多个场景下的低功耗操作。本发明专利技术可以在异步电路中以恰当的时机、位置使用时钟，不需要复杂电路设计，对数据进行规范化。本发明专利技术适于神经形态芯片、异步电路领域。异步电路领域。异步电路领域。

【技术实现步骤摘要】
事件驱动的时钟生成方法及装置、芯片及电子设备


[0001]本专利技术涉及一种事件驱动的时钟生成方法及装置、芯片及电子设备，并具体涉及一种在芯片内部根据脉冲事件驱动而生成时钟的方法及装置、芯片及电子设备。

技术介绍

[0002]时序逻辑电路分为同步电路和异步电路，二者主要区别在于电路控制机制。同步电路受统一时钟信号控制，异步电路则使用握手替代统一时钟，采用的是一种数据驱动的控制机制。
[0003]同步电路因统一的时钟而可以简化电路设计。但随着半导体工艺进入超深亚微米阶段，高速同步电路设计遇到前所未有的挑战：时钟分布、功耗、时序收敛、工艺偏差、设计复杂性等问题日益突出，而异步电路没有统一时钟，也就不存在时钟偏差问题，且异步电路功耗低（无输入无计算）、高速（由局部延迟决定而非全局最差延迟决定）、辐射低（局部时钟倾向于随机启动）、模块化程度高、移植性好、抗PVT鲁棒性高、平均效率的性能指标好等优良特点，尤其是神经形态计算的发展，逐步受到人们的重视。
[0004]异步电路有时也称为无时钟（clockless）或者自定时（self
‑
timed）电路，顾名思义，就是没有全局时钟的电路。在异步电路中，器件并没有一个统一的时钟，前后级直接告知对方能否接收数据。具体来说，就是通过前后级直接发送握手信号（Request/REQ/请求、Acknowledge/ACK/应答）来保证数据传输的正确性。捆绑数据（Bundled
‑
data）是这种机制的一个标准术语，其含义是数据和控制信号捆绑在一起，而其中控制信号则起到了在同步电路中时钟信号所起的作用。异步电路具有如上所述的技术优势的本质原因在于异步电路的局域信号（local signaling）特点。更多异步电路设计信息，可以参考现有技术1。
[0005]现有技术1：《异步电路设计原理——系统透视》，电子工业出版社，Jens Spars
ø
，Steve Furber著，2009年1月。
[0006]对于一个电路系统，尤其是一个异步电路系统，在恰当的时机、位置使用时钟，对于整个系统而言可能会存在诸多益处或必要，比如出于功耗或/和计算的便捷性（电路设计的复杂性）、数据规范化（normalization）等多方面因素考虑。本专利技术的目的在于披露一种由脉冲事件（也称事件）驱动生成时钟的方法及装置、芯片及电子设备。

技术实现思路

[0007]为了解决或缓解上述部分或全部技术问题，本专利技术是通过如下技术方案实现的：一种事件驱动的时钟生成方法，接收脉冲事件的请求信号或应答信号，并对其计数；若计数达到预设值后，翻转输出时钟的电平状态。
[0008]在某类实施例中，所述请求信号或应答信号，是异步电路中用于数据传输的请求信号或应答信号。
[0009]在某类实施例中，所述脉冲事件来自事件相机或脉冲神经网络中的层。
[0010]在某类实施例中，所述预设值在2
13
至2
18
区间内。
[0011]在某类实施例中，通过级联的D触发器对所述请求信号或应答信号计数。
[0012]在某类实施例中，使用多路复用器至少接收所述脉冲事件的请求信号或应答信号，以及外部时钟，并择一输出至计数器，实现所述计数。
[0013]在某类实施例中，在翻转输出时钟的电平状态后，执行以下之一：i）维持翻转后的电平状态直至计数再次达到预设值而导致下一次翻转；ii）维持翻转后的电平状态一段时间后，返回翻转前的电平状态。
[0014]在某类实施例中，所述输出时钟应用于以下之一或多个：事件相机降噪、脉冲神经网络中的泄露电路、神经形态芯片的读出层。
[0015]在某类实施例中，所述输出时钟应用于神经形态芯片的读出层；与所述读出层关联的每个输出通道对应一个寄存器，并被配置为存储该输出通道传输的脉冲事件数量；若接收到所述输出时钟，则检查每个输出通道对应的寄存器所存储的数值并检测出最大值；若所述最大值超过阈值，则所述读出层输出该最大值所对应的通道标识。
[0016]在某类实施例中，若有通道胜出，则输出中断信号以指示有通道胜出。
[0017]一种事件驱动的时钟生成装置，该装置包括：时钟分频器，被配置为接收脉冲事件的请求信号或应答信号，并对其计数；若计数达到预设值后，时钟分频器翻转输出时钟的电平状态。
[0018]在某类实施例中，所述请求信号或应答信号，是异步电路中用于数据传输的请求信号或应答信号。
[0019]在某类实施例中，所述脉冲事件来自事件相机或脉冲神经网络中的层。
[0020]在某类实施例中，所述预设值在2
13
至2
18
区间内。
[0021]在某类实施例中，所述时钟分频器包括级联的D触发器，并通过级联的D触发器对所述请求信号或应答信号计数。
[0022]在某类实施例中，该装置包括多路复用器；所述多路复用器至少接收所述脉冲事件的请求信号或应答信号，以及外部时钟，并择一输出至所述时钟分频器以实现所述计数。
[0023]在某类实施例中，时钟分频器在翻转输出时钟的电平状态后，执行以下之一：i）维持翻转后的电平状态直至计数再次达到预设值而导致下一次翻转；ii）维持翻转后的电平状态一段时间后，返回翻转前的电平状态。
[0024]在某类实施例中，所述输出时钟应用于以下之一或多个：事件相机降噪电路、脉冲神经网络中的泄露电路、神经形态芯片的读出层。
[0025]在某类实施例中，所述输出时钟应用于神经形态芯片的读出层；与所述读出层关联的每个输出通道对应一个寄存器，并被配置为存储该输出通道传输的脉冲事件数量；若接收到所述输出时钟，则检查每个输出通道对应的寄存器所存储的数值并检测出最大值；若所述最大值超过阈值，则所述读出层输出该最大值所对应的通道标识。
[0026]在某类实施例中，若有通道胜出，则输出中断信号以指示有通道胜出。
[0027]一种芯片，该芯片包括如前任一项所述的事件驱动的时钟生成装置。
[0028]一种电子设备，该电子设备包括如前所述的芯片或如前任一项所述的事件驱动的时钟生成装置。
[0029]本专利技术的部分或全部实施例，具有如下有益技术效果：1）在异步电路系统中，可以适时地为某些模块（比如计算模块）生成所需时钟，该
些模块再根据生成的时钟执行某些运算，这取得了功耗或电路设计复杂性等方面优势。
[0030]2）融合异步电路和同步电路，充分发挥各种电路的优势。
[0031]3）保证数据规范化。即，对每N个事件做出推断/处理，这种机制允许时间数据/信息规范化。
[0032]更多的有益效果将在优选实施例中作进一步的介绍。
[0033]以上披露的技术方案/特征，旨在对具体实施方式部分中所描述的技术方案、技术特征进行概括，因而记载的范围可能不完全相同。但是该部分披露的这些新的技术方案同样属于本专利技术文件所公开的众多技术方案的一部分，该部分本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种事件驱动的时钟生成方法，其特征在于：接收脉冲事件的请求信号或应答信号，并对其计数；若计数达到预设值后，翻转输出时钟的电平状态。2.根据权利要求1所述的事件驱动的时钟生成方法，其特征在于：所述请求信号或应答信号，是异步电路中用于数据传输的请求信号或应答信号。3.根据权利要求1所述的事件驱动的时钟生成方法，其特征在于：在翻转输出时钟的电平状态后，执行以下之一：i）维持翻转后的电平状态直至计数再次达到预设值而导致下一次翻转；ii）维持翻转后的电平状态一段时间后，返回翻转前的电平状态。4.根据权利要求1所述的事件驱动的时钟生成方法，其特征在于：所述输出时钟应用于神经形态芯片的读出层；与所述读出层关联的每个输出通道对应一个寄存器，并被配置为存储该输出通道传输的脉冲事件数量；若接收到所述输出时钟，则检查每个输出通道对应的寄存器所存储的数值并检测出最大值；若所述最大值超过阈值，则所述读出层输出该最大值所对应的通道标识。5.一种事件驱动的时钟生成装置，其特征在于，该装置包括：时钟分频器，被配置为接收脉冲事件的请求信号或应答信号，并对其计数；若计数达到预设值后，时钟分频器翻转输出时钟的电平状态。6.根据权利要求5...

【专利技术属性】
技术研发人员：常胜，图芭，
申请(专利权)人：深圳时识科技有限公司，
类型：发明
国别省市：