一种基于动态配置的时钟信号生成装置制造方法及图纸

本发明专利技术涉及时钟生成技术领域,公开了一种基于动态配置的时钟信号生成装置，包括MMCM、PLL、配置数据生成单元、计算单元和解析单元；在实际使用时，本发明专利技术通过计算单元和解析单元可以选中MMCM和PLL输出时钟信号，当需要更改MMCM和PLL的时钟输出端口输出的时钟信号时，不用重新选取那个MMCM和那个PLL来输出时钟信号，只需对已经选中的MMCM和PLL重新配置数据即可，从而可以减少更换输出时钟信号时所需要的配置数据量，提高配置速度。提高配置速度。提高配置速度。

【技术实现步骤摘要】
一种基于动态配置的时钟信号生成装置


[0001]本专利技术涉及时钟生成
，具体涉及一种基于动态配置的时钟信号生成装置。

技术介绍

[0002]对于控制器、处理器或者控制板等控制装置来说，其时钟资源是其重要组成。以FPGA为例，其上面设置有PLL(锁相环)和MMCM(时钟管理器)来输出时钟信号。其中对于不同系列的FPGA，其上面的PLL和MMCM也不同，具体体现在PLL和MMCM的时钟输出端口数量和配置数据组成不同。在PLL和MMCM使用过程中，大多通过向PLL和MMCM配置数据来让其输出想要的时钟信号，当需要改变PLL和MMCM输出的时钟信号的状态时，就需要重新配置，但是由于每次配置都需要生成新的bit文件，会耗费大量时间，时钟生成速率慢，其中bit文件中包含PLL和MMCM的选择数据、每个时钟输出端口输出的时钟信号的参数数据。

技术实现思路

[0003]鉴于
技术介绍
的不足，本专利技术是提供了一种基于动态配置的时钟信号生成装置，所要解决的技术问题是现有MMCM和PLL的时钟输出端口输出的时钟信号发生改变时，都需要生成包括PLL和MMCM的选择数据和每个时钟输出端口输出的时钟信号的参数数据的bit文件，耗时较多，速度慢。
[0004]为解决以上技术问题，本专利技术提供了如下技术方案：一种基于动态配置的时钟信号生成装置，包括
[0005]M个MMCM和N个PLL，M和N均为正整数；
[0006]配置数据生成单元，基于输入的时钟输出端口的时钟数据生成配置数据；
[0007]计算单元，计算输出目标个数时钟所需要的MMCM的数量和PLL的数量，假设所需要的MMCM的数量为A，所需要的PLL的数量为B，A为自然数且小于等于M，B为自然数且小于等于N；
[0008]解析单元，用于在所有MMCM中选择A个MMCM和在所有PLL中选择B个PLL，以及生成A+B个解析子单元，一个解析子单元与一个被选中的MMCM或者一个被选中的PLL相对应，并获取配置数据以及将配置数据分发到解析子单元中，所述解析子单元将接收到的配置数据写入到对应MMCM或者PLL中。
[0009]在某种实施方式中，计算单元计算输出目标个数时钟所需要的MMCM的数量和PLL的数量的方式如下：
[0010]所述时钟输出端口包括第一时钟输出端口和第二时钟输出端口；MMCM的时钟输出端口为第一时钟输出端口，单个MMCM的总时钟输出端口数量记为V；PLL的时钟输出端口为第二时钟输出端口，单个PLL的总时钟输出端口数量记为W；
[0011]向计算单元输入需要的第一时钟输出端口的数量，记为J，向计算单元输入需要的第二时钟输出端口的数量，记为K；当J除V能整除时，A＝J/V，反之则A为J/V的整数加一；当K
除W能整除时，B＝K/W，反之则B为K/W的整数加一。
[0012]在某种实施方式中，所述解析单元对被选中的MMCM和PLL设置识别地址；所述配置数据包括X位时钟参数数据、Y位寄存器地址数据和Z位识别地址数据；同一个MMCM的配置数据的Z位识别地址数据相同，同一个PLL的配置数据的Z位识别地址数据相同，每个MMCM和PLL的Z位识别地址数据不同；
[0013]所述解析单元将所述配置数据分发到识别地址与所述Z位识别地址数据相同的MMCM或者PPL所对应的解析子单元中，所述解析子单元依据所述Y位寄存器地址数据将所述X位时钟参数数据写到对应的MMCM或者PLL的寄存器中。
[0014]在某种实施方式中，所述配置数据的Z位识别地址数据的设置过程如下：
[0015]所述配置数据生成单元将未被分组的第一时钟输出端口中的V个第一时钟输出端口的时钟数据作为一组MMCM时钟数据，在未被分组的第一时钟输出端口数量小于V时，将所有未被分组的第一时钟输出端口的时钟数据作为一组MMCM时钟数据，一组MMCM时钟数据所对应的配置数据的Z位识别地址数据相同；
[0016]所述配置数据生成单元将未被分组的第二时钟输出端口中的W个第二时钟输出端口的时钟数据作为一组PLL时钟数据，在未被分组的第二时钟输出端口数量小于W时，将所有未被分组的第二时钟输出端口的时钟数据作为一组PLL时钟数据，一组PLL时钟数据所对应的配置数据的Z位识别地址数据相同。
[0017]在某种实施方式中，对于所有组MMCM时钟数据，每组MMCM时钟数据所对应的配置数据的Z位识别地址数据按照每组MMCM时钟数据生成顺序递增；
[0018]对于所有组PLL时钟数据，每组PLL时钟数据所对应的配置数据的Z位识别地址数据按照每组PLL时钟数据生成顺序递增。
[0019]在某种实施方式中，所述配置数据还包括H位判断数据，还包括判断单元，所述配置数据先输入到所述判断单元，所述判断单元在所述H位判断数据大于判断阈值时将所述配置数据的X位时钟参数数据、Y位寄存器地址数据和Z位识别地址数据发送给所述解析单元。
[0020]本专利技术与现有技术相比所具有的有益效果是：在实际使用时，由于本专利技术通过计算单元和解析单元可以选中MMCM和PLL输出时钟信号，当需要更改MMCM和PLL的时钟输出端口输出的时钟信号时，不用重新选取那个MMCM和那个PLL来输出时钟信号，只需对已经选中的MMCM和PLL重新配置数据即可，从而可以减少更换输出时钟信号时所需要的配置数据量，提高配置速度；
[0021]另外对于本专利技术，由于是通过在所有MMCM和PLL中选取MMCM和PLL来输出时钟信号，灵活应用度高，适用性强；
[0022]最后当需要使用大量时钟时，可以通过本专利技术的计算单元和解析单元选取对应数量的MMCM和PLL，然后通过配置数据生成单元来配置每个MMCM和PLL的时钟输出端口的配置数据即可，能满足大批量使用时钟的需求。
附图说明
[0023]图1为实施例中的本专利技术的第一种结构示意图；
[0024]图2为实施例中的配置数据的第一种结构示意图；
[0025]图3为实施例中的本专利技术的第二种结构示意图；
[0026]图4为实施例中的配置数据的第二种结构示意图。
[0027]图中：1、MMCM，2、PLL，3、配置数据生成单元，4、计算单元，5、解析单元，6、判断单元，50、解析子单元。
具体实施方式
[0028]现在结合附图对本专利技术作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本专利技术的基本结构，因此其仅显示与本专利技术有关的构成。
[0029]如图1所示，一种基于动态配置的时钟信号生成装置，包括
[0030]两个MMCM1和两个PL2L；
[0031]配置数据生成单元3，基于输入的时钟输出端口的时钟数据生成配置数据；
[0032]计算单元4，计算输出目标个数时钟所需要的MMCM的数量和PLL的数量，假设所需要的MMCM的数量为A，所需要的PLL的数量为B，A为自然数且小于等于2，B为自然数且小于等于2；
[0033]解析单元5，用于在所有MMCM本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于动态配置的时钟信号生成装置，其特征在于，包括M个MMCM和N个PLL，M和N均为正整数；配置数据生成单元，基于输入的时钟输出端口的时钟数据生成配置数据；计算单元，计算输出目标个数时钟所需要的MMCM的数量和PLL的数量，假设所需要的MMCM的数量为A，所需要的PLL的数量为B，A为自然数且小于等于M，B为自然数且小于等于N；解析单元，用于在所有MMCM中选择A个MMCM和在所有PLL中选择B个PLL，以及生成A+B个解析子单元，一个解析子单元与一个被选中的MMCM或者一个被选中的PLL相对应，并获取配置数据以及将配置数据分发到解析子单元中，所述解析子单元将接收到的配置数据写入到对应MMCM或者PLL中。2.根据权利要求1所述的一种基于动态配置的时钟信号生成装置，其特征在于，计算单元计算输出目标个数时钟所需要的MMCM的数量和PLL的数量的方式如下：所述时钟输出端口包括第一时钟输出端口和第二时钟输出端口；MMCM的时钟输出端口为第一时钟输出端口，单个MMCM的总时钟输出端口数量记为V；PLL的时钟输出端口为第二时钟输出端口，单个PLL的总时钟输出端口数量记为W；向计算单元输入需要的第一时钟输出端口的数量，记为J，向计算单元输入需要的第二时钟输出端口的数量，记为K；当J除V能整除时，A＝J/V，反之则A为J/V的整数加一；当K除W能整除时，B＝K/W，反之则B为K/W的整数加一。3.根据权利要求2所述的一种基于动态配置的时钟信号生成装置，其特征在于，所述解析单元对被选中的MMCM和PLL设置识别地址；所述配置数据包括X位时钟参数数据、Y位寄存器地址数据和Z位识别地址数据；同一个MMCM的配置数据的Z位识别地址数据相同，同一个PLL的配置数据的Z位识别地址数据相同，每个MMCM和PLL的Z...

【专利技术属性】
技术研发人员：杨滔，王鹏程，孙亮，刘海峰，
申请(专利权)人：无锡亚科鸿禹电子有限公司，
类型：发明
国别省市：