处理器和包括其的电子装置制造方法及图纸

提供一种处理器和包括其的电子装置。电子装置可包括具备数据发送部的主处理器、驱动器和显示面板。所述数据发送部可包括：相位同步环，生成第一时钟和第二时钟；时钟模块，接收所述第一时钟；多个数据模块，接收所述第二时钟；第一缓冲器，连接在所述相位同步环与所述时钟模块之间；以及多个第二缓冲器，分别连接在所述相位同步环与所述多个数据模块之间，所述电子装置可构成为：所述第一缓冲器和所述多个第二缓冲器分别根据所述接口模式被激活或不被激活。激活。激活。

【技术实现步骤摘要】
处理器和包括其的电子装置


[0001]本专利技术涉及消耗电力减少的处理器和包括其的电子装置。

技术介绍

[0002]电子装置可包括主处理器、驱动器和显示面板。主处理器可将输入图像数据传送到驱动器，驱动器可基于输入图像数据来生成数据信号。主处理器和驱动器可通过预定接口彼此相接。主处理器可包括数据发送部，帧数据(或者命令)可从主处理器被传送到驱动器。

技术实现思路

[0003]本专利技术的一目的在于，提供一种消耗电力减少的处理器和包括其的电子装置。
[0004]本专利技术的一实施例涉及的电子装置可包括：主处理器，包括数据发送部；驱动器，以接口模式与所述主处理器相接，从所述主处理器接收数据；以及显示面板，被所述驱动器控制。所述数据发送部可包括：相位同步环，生成第一时钟和第二时钟；时钟模块，接收所述第一时钟，向时钟通道输出时钟信号；多个数据模块，接收所述第二时钟，分别向多个数据通道输出串行数据；第一缓冲器，连接在所述相位同步环与所述时钟模块之间；以及多个第二缓冲器，分别连接在所述相位同步环与所述多个数据模块之间，所述电子装置可构成为：所述第一缓冲器和所述多个第二缓冲器分别根据所述接口模式被激活或不被激活。
[0005]所述数据发送部还可包括：电压调节器，生成提供到所述时钟模块和所述多个数据模块的电压；第三缓冲器，连接在所述电压调节器与所述时钟模块之间；以及多个第四缓冲器，分别连接在所述电压调节器与所述多个数据模块之间，所述电子装置可构成为：所述第三缓冲器和所述多个第四缓冲器分别根据所述接口模式被激活或不被激活。
[0006]所述电子装置可构成为：在所述接口模式为第一接口模式的情况下，所述第一缓冲器、所述多个第二缓冲器、所述第三缓冲器和所述多个第四缓冲器均被激活。
[0007]所述电子装置可构成为：在所述接口模式为与所述第一接口模式不同的第二接口模式的情况下，所述第一缓冲器和所述第三缓冲器不被激活，所述多个第二缓冲器中的至少一个第二缓冲器被激活，其余第二缓冲器不被激活，所述多个第四缓冲器中的至少一个第四缓冲器被激活，其余第四缓冲器不被激活。
[0008]所述电子装置可构成为：在所述第一接口模式下，所述时钟通道和所述多个数据通道均被使用，在所述第二接口模式下，所述时钟通道和所述多个数据通道中的至少一个被使用。
[0009]所述多个数据模块可包括第一数据模块、第二数据模块、第三数据模块和第四数据模块，所述多个第二缓冲器可包括连接在所述第一数据模块与所述相位同步环之间的第一时钟缓冲器、连接在所述第二数据模块与所述相位同步环之间的第二时钟缓冲器、连接在所述第三数据模块与所述相位同步环之间的第三时钟缓冲器以及连接在所述第四数据模块与所述相位同步环之间的第四时钟缓冲器，所述多个第四缓冲器可包括连接在所述第
一数据模块与所述电压调节器之间的第一电压缓冲器、连接在所述第二数据模块与所述电压调节器之间的第二电压缓冲器、连接在所述第三数据模块与所述电压调节器之间的第三电压缓冲器以及连接在所述第四数据模块与所述电压调节器之间的第四电压缓冲器。
[0010]所述电子装置可构成为：在所述第二接口模式下，所述第一时钟缓冲器和所述第一电压缓冲器被激活，所述第二时钟缓冲器、所述第三时钟缓冲器、所述第四时钟缓冲器、所述第二电压缓冲器、所述第三电压缓冲器和所述第四电压缓冲器不被激活。
[0011]所述电子装置可构成为：在所述第二接口模式下，所述第一时钟缓冲器、所述第二时钟缓冲器、所述第一电压缓冲器和所述第二电压缓冲器被激活，所述第三时钟缓冲器、所述第四时钟缓冲器、所述第三电压缓冲器和所述第四电压缓冲器不被激活。
[0012]所述电子装置还可包括：信号生成部，根据所述接口模式，生成控制所述第一缓冲器、所述多个第二缓冲器、所述第三缓冲器和所述多个第四缓冲器各自的操作的控制信号。
[0013]所述第一缓冲器的输入端与所述相位同步环的输出端之间的距离可短于所述第一缓冲器的输出端与所述时钟模块的输入端之间的距离。
[0014]所述多个第二缓冲器各自的输入端与所述相位同步环的输出端之间的距离可短于所述多个第二缓冲器的输出端与所述多个数据模块的输入端之间的各个距离。
[0015]所述时钟模块和所述多个数据模块分别可包括：时钟分频器，以整数倍对所述第一时钟或所述第二时钟进行分频；数字处理部，从所述时钟分频器接收信号且对接收到的所述信号进行数字处理；低电力驱动器，在所述数据发送部以低电力模式工作时，处理从所述数字处理部接收到的数据，从而向所述时钟通道或所述多个数据通道输出信号；串行变换器，在所述数据发送部以高速模式工作时，将从所述数字处理部接收到的数据变换为串行数据；以及高速驱动器，在所述数据发送部以所述高速模式工作时，处理从所述串行变换器接收到的所述串行数据，从而向所述时钟通道或所述多个数据通道输出信号。
[0016]本专利技术的一实施例涉及的处理器可包括通过预定的接口模式输出数据的数据发送部。所述数据发送部可包括：相位同步环，生成第一时钟和第二时钟；时钟模块，接收所述第一时钟，向时钟通道输出时钟信号；多个数据模块，接收所述第二时钟，分别向多个数据通道输出串行数据；第一缓冲器，连接在所述相位同步环与所述时钟模块之间；以及多个第二缓冲器，分别连接在所述相位同步环与所述多个数据模块之间，所述处理器可构成为：所述第一缓冲器和所述多个第二缓冲器分别根据所述接口模式被激活或不被激活。
[0017]所述数据发送部还可包括：电压调节器，生成提供到所述时钟模块和所述多个数据模块的电压；第三缓冲器，连接在所述电压调节器与所述时钟模块之间；以及多个第四缓冲器，分别连接在所述电压调节器与所述多个数据模块之间，所述处理器可构成为：所述第三缓冲器和所述多个第四缓冲器根据所述接口模式被激活或不被激活。
[0018]所述处理器可构成为：在所述接口模式为第一接口模式的情况下，所述第一缓冲器、所述多个第二缓冲器、所述第三缓冲器和所述多个第四缓冲器均被激活。
[0019]所述处理器可构成为：在所述接口模式为与所述第一接口模式不同的第二接口模式的情况下，所述第一缓冲器和所述第三缓冲器不被激活，所述多个第二缓冲器中的至少一个第二缓冲器被激活，其余第二缓冲器不被激活，所述多个第四缓冲器中的至少一个第四缓冲器被激活，其余第四缓冲器不被激活。
[0020]所述处理器还可包括：信号生成部，根据所述接口模式，生成控制所述第一缓冲
器、所述多个第二缓冲器、所述第三缓冲器和所述多个第四缓冲器各自的操作的控制信号。
[0021]所述第一缓冲器的输入端与所述相位同步环的输出端之间的距离可短于所述第一缓冲器的输出端与所述时钟模块的输入端之间的距离。
[0022]所述多个第二缓冲器各自的输入端与所述相位同步环的输出端之间的距离可短于所述多个第二缓冲器的输出端与所述多个数据模块的输入端之间的各个距离。
[0023]所述时钟模块和所述多个数据模块分别可包括：时钟分频器，以整数倍对所述第一时钟或所述第二本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电子装置，包括：主处理器，包括数据发送部；驱动器，以接口模式与所述主处理器相接，从所述主处理器接收数据；以及显示面板，被所述驱动器控制，所述数据发送部包括：相位同步环，生成第一时钟和第二时钟；时钟模块，接收所述第一时钟，向时钟通道输出时钟信号；多个数据模块，接收所述第二时钟，分别向多个数据通道输出串行数据；第一缓冲器，连接在所述相位同步环与所述时钟模块之间；以及多个第二缓冲器，分别连接在所述相位同步环与所述多个数据模块之间，所述电子装置构成为：所述第一缓冲器和所述多个第二缓冲器分别根据所述接口模式被激活或不被激活。2.根据权利要求1所述的电子装置，其中，所述数据发送部还包括：电压调节器，生成提供到所述时钟模块和所述多个数据模块的电压；第三缓冲器，连接在所述电压调节器与所述时钟模块之间；以及多个第四缓冲器，分别连接在所述电压调节器与所述多个数据模块之间，所述电子装置构成为：所述第三缓冲器和所述多个第四缓冲器分别根据所述接口模式被激活或不被激活。3.根据权利要求2所述的电子装置，其中，所述电子装置构成为：在所述接口模式为第一接口模式的情况下所述第一缓冲器、所述多个第二缓冲器、所述第三缓冲器和所述多个第四缓冲器均被激活。4.根据权利要求3所述的电子装置，其中，所述电子装置构成为：在所述接口模式为与所述第一接口模式不同的第二接口模式的情况下，所述第一缓冲器和所述第三缓冲器不被激活，所述多个第二缓冲器中的至少一个第二缓冲器被激活，其余第二缓冲器不被激活，所述多个第四缓冲器中的至少一个第四缓冲器被激活，其余第四缓冲器不被激活。5.根据权利要求4所述的电子装置，其中，所述电子装置构成为：在所述第一接口模式下，所述时钟通道和所述多个数据通道均被使用，在所述第二接口模式下，所述时钟通道和所述多个数据通道中的至少一个被使用。6.根据权利要求4所述的电子装置，其中，所述多个数据模块包括第一数据模块、第二数据模块、第三数据模块和第四数据模块，所述多个第二缓冲器包括连接在所述第一数据模块与所述相位同步环之间的第一时钟缓冲器、连接在所述第二数据模块与所述相位同步环之间的第二时钟缓冲器、连接在所述第三数据模块与所述相位同步环之间的第三时钟缓冲器以及连接在所述第四数据模块与所述相位同步环之间的第四时钟缓冲器，所述多个第四缓冲器包括连接在所述第一数据模块与所述电压调节器之间的第一电压缓冲器、连接在所述第二数据模块与所述电压调节器之间的第二电压缓冲器、连接在所
述第三数据模块与所述电压调节器之间的第三电压缓冲器以及连接在所述第四数据模块与所述电压调节器之间的第四电压缓冲器。7.根据权利要求6所述的电子装置，其中，所述电子装置构成为：在所述第二接口模式下，所述第一时钟缓冲器和所述第一电压缓冲器被激活，所述第二时钟缓冲器、所述第三时钟缓冲器、所述第四时钟缓冲器、所述第二电压缓冲器、所述第三电压缓冲器和所述第四电压缓冲器不被激活。8.根据权利要求6所述的电子装置，其中，所述电子装置构成为：在所述第二接口模式下，所述第一时钟缓冲器、所述第二时钟缓冲器、所述第一电压缓冲器和所述第二电压缓冲器被激活，所述第三时钟缓冲器、所述第四时钟缓冲器、所述第三电压缓冲器和所述第四电压缓冲器不被激活。9.根据权利要求2所述的电子装置，还包括：信号生成部，根据所述接口模式，生成控制所述第一缓冲器、所述多个第二缓冲器、所述第三缓冲器和所述多个第四缓冲器各自的操作的控制信号。10.根据权利要求1所述的电子装置，其中，所述第一缓冲器的输入端与所述相位同步环的输出端之间的距离短于所述第一缓冲器的输出端与所述时钟模块的输入端之间的距离。11.根据权利要求1所述的电子装置，其中...

【专利技术属性】
技术研发人员：裵锺晩，金俊达，金铉秀，朴东愿，宋晙溶，陈泰荣，
申请(专利权)人：三星显示有限公司，
类型：发明
国别省市：