一种JESD204B接口时钟树、JESD204B接口组及设备制造技术

本实用新型专利技术涉及一种JESD204B接口时钟树、JESD204B接口组及设备，属于JESD204B接口设计领域。本实用新型专利技术提供的一种JESD204B接口时钟树将时钟发生器连接到PXIe架构中的第一槽位，按照树形拓扑结构级联的时钟扇出缓存器设置PXIe架构中的第二槽位和第三槽位；将PXIe架构和JESD204B接口的时钟设计结合，能够有效的简化PXIe架构的设备中JESD204B接口的时钟电路设计复杂度，节省空间、成本。时钟扇出缓存器按照树形拓扑结构级联，所形成的时钟树的不同层级之间存在确定性延时，有助于满足全部SYSREF时钟和器件时钟对建立/保持时序的要求。时钟和器件时钟对建立/保持时序的要求。时钟和器件时钟对建立/保持时序的要求。

【技术实现步骤摘要】
一种JESD204B接口时钟树、JESD204B接口组及设备


[0001]本技术涉及JESD024B接口设计领域，尤其涉及一种JESD204B接口时钟树、JESD204B接口组及设备。

技术介绍

[0002]量子计算测控系统作为量子计算机的关键组成部分，在量子计算机中起着关键作用。量子计算测控系统任意波形发生器、数据采集器、微波源和级联板卡，基于PXIe架构构建。量子计算测控系统需要生成量子位控制的信号、生成读出信号、执行信号的后信号处理等。如：数据采集器需要识别信号状态和信号然后通过背板总线与任意波形发生器交互、用于控制任意信号波形发生器输出量子位控制信号进行量子比特控制。
[0003]当量子比特数目达到数十比特甚至更多时，数据计算处理速度快，要求量子计算测控系统处理数据执行控制的效率更高，这就要求采用PXIe架构的量子计算测控系统具有更加高效的数据传输能力，尤其是任意波形发生器与数据采集器、任意波形发生器与板卡之间高效的数据传输能力，一般的，要求任意波形发生器的采样速度达到几十GSPS，只能采用JESD204B接口实现。JESD204B接口是一种新型的基于高速SERDES的ADC/DAC数据传输接口。JESD204B接口的工作需要器件时钟和SYSREF时钟，中确定性延迟的精度和可靠性取决于器件时钟与SYSREF之间的关系。器件时钟是系统基准时钟，它提供采样时钟、JESD204B时钟和串行器时钟。SYSREF时钟用于指示不同转换器或者逻辑的器件时钟的沿，或者不同器件间Deterministic latency的参考，JESD204B接口工作时需要器件时钟捕捉SYSREF时钟，并完成帧和多帧时钟的前沿相位对齐。在PXIe架构中并没有针对JESD204B提供专用的SYSREF时钟。基于PXIe架构的量子计算测控系统中JESD204B接口需要独立的设计SYSREF时钟电源，增加成本，复杂了电路。

技术实现思路

[0004]为了解决上述技术问题或者至少部分地解决上述技术问题，本技术提供一种JESD204B接口时钟树、JESD204B接口组及设备。
[0005]第一方面，本技术提供的一种JESD204B接口时钟树包括：设置于PXIe架构中第一槽位的时钟发生器，所述时钟发生器通过PXIe_DSTAR总线分别传输器件时钟和SYSREF时钟到第二槽位和第三槽位，所述第二槽位和所述第三槽位设置树形级联的时间扇出缓存器，树形级联中，处于上层层级的所述时间扇出缓存器分发器件时钟和SYSREF时钟给下层层级的所述时间扇出缓存器，树形级联的所述时间扇出缓存器为JESD204B接口提供所需时钟。
[0006]更进一步地，所述第一槽位为PXIe架构中的系统定时槽位，所述第二槽位和所述第三槽位为PXIe架构中的两个混合槽位。
[0007]更进一步地，所述第一槽位中的TP2连接器或/和TP1连接器上连接所述时钟发生器，连接两个所述时钟发生器时，通过切换开关选择接到所述PXIe_DSTAR总线的时钟发生
器。
[0008]更进一步地，所述第一槽位同时设置的两个所述时钟发生器输出时钟信号不同。
[0009]更进一步地，在所述树形拓扑结构中，设置相同树形层级的时间扇出缓存器的规格一致，以使同一树形层级的所述时间扇出缓存器所输出端时间信号同步对齐。
[0010]更进一步地，在所述树形拓扑结构中，不同层级的所述时间扇出缓存器的规格按照多个所述JESD204B接口时序建立和维持要求配置以使不同层级之间存在确定性延时。
[0011]更进一步地，所述第一槽位和所述第二槽位之间的所述PXIe_DSTAR总线的长度等于所述第一槽位和所述第三槽位之间的所述PXIe_DSTAR总线的长度。
[0012]更进一步地，所述PXIe_DSTAR总线上设置电平转换电路。
[0013]第二方面，本技术提供一种JESD204B接口组，所述JESD204B接口组包含至少两个JESD204B接口，每个JESD204B接口的器件时钟和SYSREF时钟接口按时序需求连接所述的JESD204B接口时钟树中的时钟扇出缓存器的输出。
[0014]第三方面，本技术提供一种设备，所述设备包括基于PXIe架构连接的任意波形发生器、数据采集器、微波源和级联板卡，所述任意波形发生器采用JESD204B接口组连接模数转换器，所述JESD204B接口组的器件时钟和SYSREF时钟接口按时序需求连接所述的JESD204B接口时钟树中的时钟扇出缓存器的输出。
[0015]本技术实施例提供的上述技术方案与现有技术相比具有如下优点：
[0016]本技术提供的一种JESD204B接口时钟树将时钟发生器连接到PXIe架构中的第一槽位，按照树形拓扑结构级联的时钟扇出缓存器设置PXIe架构中的第二槽位和第三槽位；将PXIe架构和JESD204B接口的时钟设计结合，能够有效的简化PXIe架构的设备中JESD204B接口的时钟电路设计复杂度，节省空间、成本。
[0017]本技术提供的一种JESD204B接口时钟树中，时钟扇出缓存器按照树形拓扑结构级联，所形成的时钟树的不同层级之间存在确定性延时，有助于满足全部SYSREF时钟和器件时钟对建立/保持时序的要求。在所述时钟树中相同层级中引入规格一致的所述时钟扇出缓存器，能够有效地在相同层级之间实现时间的同步，满足JESD204B接口所接设备的同步工作需求。
[0018]本技术提供的一种JESD204B接口时钟树支持配置两个时钟发生器，实现时钟发生器的冗余或者实现时钟发生器的不同配型。能够增强电路的可靠性或者丰富JESD204B接口时钟树的支持场景。
[0019]所述PXIe_DSTAR总线上设置的电平转换电路能够保证时钟信号的质量，避免远距离传输造成信号衰减造成时钟信号的异常。
附图说明
[0020]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并与说明书一起用于解释本技术的原理。
[0021]为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0022]图1为本技术实施例提供的一种JESD204B接口时钟树中时间扇出缓存器的树
状拓扑关系的示意图；
[0023]图2为本技术实施例提供的配置一个时钟发生器的一种JESD204B接口时钟树的示意图。
[0024]图3为PXIe架构中槽位的示意图；
[0025]图4为本技术实施例提供的配置两个时钟发生器的一种JESD204B接口时钟树的示意图。
具体实施方式
[0026]为使本技术实施例的目的、技术方案和优点更加清楚，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种JESD204B接口时钟树，其特征在于，包括：设置于PXIe架构中第一槽位的时钟发生器，所述时钟发生器通过PXIe_DSTAR总线分别传输器件时钟和SYSREF时钟到PXIe架构中的第二槽位和第三槽位，所述第二槽位和所述第三槽位设置按照树形拓扑结构级联的时间扇出缓存器，在树形拓扑结构中，处于上层层级的所述时间扇出缓存器分发器件时钟和SYSREF时钟给下层层级的所述时间扇出缓存器；按照树形拓扑结构级联的所述时间扇出缓存器为JESD204B接口提供所需时钟。2.根据权利要求1所述的JESD204B接口时钟树，其特征在于，所述第一槽位为PXIe架构中的系统定时槽位，所述第二槽位和所述第三槽位为PXIe架构中的两个混合槽位。3.根据权利要求2所述的JESD204B接口时钟树，其特征在于，所述第一槽位的TP2连接器或/和TP1连接器上连接所述时钟发生器；所述第一槽位同时设置两个所述时钟发生器时，通过切换开关选择接到所述PXIe_DSTAR总线的时钟发生器。4.根据权利要求3所述的JESD204B接口时钟树，其特征在于，所述第一槽位同时设置的两个所述时钟发生器输出时钟信号不同。5.根据权利要求1所述的JESD204B接口时钟树，其特征在于，在所述树形拓扑结构中，设置相同树形层级的时间扇出缓存器的规格一致，以使同一树形层级的所述时间扇出缓存器所输出端时间信号同步对齐...

【专利技术属性】
技术研发人员：胡广建，
申请(专利权)人：山东云海国创云计算装备产业创新中心有限公司，
类型：新型
国别省市：