一种17TCMOS全加器制造技术

本发明专利技术公开了一种17T CMOS全加器，包括晶体管(P0、P1、P2、P3、P4、P5、P6、P7、P8)、晶体管(N0、N1、N2、N3、N4、N5、N6、N7)、输入信号A、输入信号B、求和输出信号SUM、进位输出信号CO、低位进位输入信号CIN和电源电压VDD；本发明专利技术9个PMOS晶体管和8个NMOS晶体管在内的17个晶体管，将这17个晶体管按照特定的连接方式进行连接，实现全加运算的特定逻辑。本全加器晶体管数量较少，且所有晶体管均采用最小尺寸，占据的面积较小，同时本全加器也实现了较强的负载驱动能力。驱动能力。驱动能力。

【技术实现步骤摘要】
一种17T CMOS全加器


[0001]本专利技术涉及一种17T CMOS全加器，属于全加器


技术介绍

[0002]现有技术以中芯国际集成电路制造有限公司申请的专利“CMOS全加器和多位全加器”中提出的全加器较为典型，其共有包含有14个PMOS晶体管和14个NMOS晶体管在内的28T晶体管。为了进一步优化全加器的面积，并确保全加器具有较大的驱动能力，本专利提出了一种17T全加器，相较于典型全加器节省了11个晶体管，在相同工艺条件下，本全加器电路在面积上具有一定的优势。

技术实现思路

[0003]本专利技术的目的在于提供一种17T CMOS全加器，以解决现有技术全加器结构的面积大负载驱动能力弱的缺陷。
[0004]一种17T CMOS全加器，包括晶体管(P0、P1、P2、P3、P4、P5、P6、P7、P8)、晶体管(N0、N1、N2、N3、N4、N5、N6、N7)、输入信号A、输入信号B、求和输出信号SUM、进位输出信号CO、低位进位输入信号CIN和电源电压VDD；
[0005]所述晶体管P0的栅极、晶体管N0的漏极、晶体管N1的栅极、晶体管P6的栅极、晶体管N6的栅极与输入信号B连接，晶体管P0的漏极与晶体管P1的源极相连；所述晶体管P0的源极、晶体管P2、晶体管P4、晶体管P6和晶体管P8的源极与电源电压VDD连接；
[0006]所述晶体管N0的栅极、晶体管N1的漏极、晶体管P1的栅极、晶体管N5的栅极、晶体管P7的栅极与输入信号A连接；所述晶体管N0的源极分别与晶体管N1的源极、晶体管P1的漏极、晶体管P3的栅极、晶体管N3的栅极、晶体管P5的栅极连接；所述晶体管P2的栅极与晶体管N2的栅极、晶体管P3的源极与低位进位输入信号CIN连接；所述晶体管P2的漏极分别与晶体管N2的漏极、晶体管N3的漏极、晶体管P5的源极相连；晶体管N3的源极分别与晶体管P4的栅极、晶体管N4的栅极、晶体管P3的漏极相连；所述晶体管N2的源极与晶体管N4、N6、N7的源极共同接地VSS；
[0007]所述晶体管P4的漏极与晶体管N4的漏极与求和输出信号SUM连接，所述晶体管P5的漏极分别与晶体管P7的漏极、晶体管N5的漏极、晶体管P8的栅极、晶体管N7的栅极相连；
[0008]所述晶体管P6的漏极与晶体管P7的源极相连；晶体管N5的源极与晶体管N6的漏极相连；晶体管P8的漏极与晶体管N7的漏极共同连接至进位输出信号CO。
[0009]进一步地，所述输入信号A、输入信号B和所述低位进位输入信号CIN皆为0，则晶体管N0、N1关断，晶体管P0、P1导通，所述晶体管N3的栅极为高电平，晶体管N3导通，低位进位输入信号CIN使晶体管P2和N2构成的反相器输出高电平，该高电平通过晶体管N3传递到由晶体管P4和N4构成的反相器的输入端，使该反相器输出求和信号SUM＝CIN＝0；而由于输入信号A和B均为0，所以晶体管P6和P7导通，由晶体管P8和N7构成的反相器的输入端为高电平，则进位输出信号CO＝0。
[0010]进一步地，所述输入信号A为0、输入信号B为0、所述低位进位输入信号CIN为1，则晶体管N0、晶体管N1关断，晶体管P0、晶体管P1导通，晶体管N3的栅极为高电平，晶体管N3导通，低位进位输入信号CIN使晶体管P2和N2构成的反相器输出低电平，该低电平通过晶体管N3传递到由晶体管P4和晶体管N4构成的反相器的输入端，使该反相器输出求和信号SUM＝CIN＝1；所述输入信号A和输入信号B为0，则晶体管P6和晶体管P7导通，所述晶体管P8和晶体管N7构成的反相器的输入端为高电平，则进位输出信号CO＝0。
[0011]进一步地，所述输入信号A为0、输入信号B为1、所述低位进位输入信号CIN为0，则晶体管N0关断，晶体管N1打开，晶体管P3的栅极为低电平，使得晶体管P3导通，低位进位输入信号CIN通过晶体管P3传递到由晶体管P4和晶体管N4构成的反相器的输入端，使该反相器输出求和信号SUM＝1；所述输入信号A和输入信号B均为0，则晶体管P6和晶体管P7导通，由晶体管P8和晶体管N7构成的反相器的输入端为高电平，则进位输出信号CO＝0。
[0012]进一步地，所述输入信号A为1、输入信号B为0、低位进位输入信号CIN为0，则晶体管N1关断，晶体管N0打开，晶体管P3的栅极为低电平，使得晶体管P3导通，低位进位输入信号CIN通过晶体管P3传递到由晶体管P4和晶体管N4构成的反相器的输入端，使该反相器输出求和信号SUM＝1；而由于输入信号A和B均为0，所以晶体管P6和晶体管P7导通，由晶体管P8和晶体管N7构成的反相器的输入端为高电平，则进位输出信号CO＝0。
[0013]进一步地，所述输入信号A为0、输入信号B为1、所述低位进位输入信号CIN为1，则晶体管N0关断，晶体管N1打开，晶体管P5打开，晶体管P3的栅极为低电平，使得晶体管P3导通，低位进位输入信号CIN通过晶体管P3传递到由晶体管P4和晶体管N4构成的反相器的输入端，使该反相器输出求和信号SUM＝0；低位进位输入信号CIN经过由晶体管P2和晶体管N2构成的反相器反相之后，通过晶体管P5传递到由晶体管P8和晶体管N7构成的反相器的输入端，使进位输出信号CO＝1。
[0014]进一步地，所述输入信号A为1、输入信号B为0、所述低位进位输入信号CIN为1，则晶体管N1关断，晶体管N0打开，晶体管P5打开，晶体管P3的栅极为低电平，使得晶体管P3导通，低位进位输入信号CIN通过晶体管P3传递到由晶体管P4和晶体管N4构成的反相器的输入端，使该反相器输出求和信号SUM＝0；低位进位输入信号CIN经过由晶体管P2和晶体管N2构成的反相器反相之后，通过晶体管P5传递到由晶体管P8和晶体管N7构成的反相器的输入端，使进位输出信号CO＝1。
[0015]进一步地，所述输入信号A为1、输入信号B为1、所述低位进位输入信号CIN为0，则晶体管N3打开，低位进位输入信号CIN经过由晶体管P2和N2构成的反相器反相之后，通过晶体管N3传递到由晶体管P4和晶体管N4构成的反相器的输入端，使求和信号SUM＝0；由于输入信号A和输入信号B均为高电平，所以晶体管N5和晶体管N6打开，使得由晶体管P8和晶体管N7构成的反相器的输入端为低电平，所以进位输出信号CO＝1。
[0016]进一步地，若输入信号A为1、输入信号B为1、所述低位进位输入信号CIN为1，则晶体管N3打开，低位进位输入信号CIN经过由晶体管P2和晶体管N2构成的反相器反相之后，通过晶体管N3传递到由晶体管P4和晶体管N4构成的反相器的输入端，使求和信号SUM＝1；由于输入信号A和输入信号B均为高电平，所以晶体管N5和晶体管N6打开，使得由晶体管P8和晶体管N7构成的反相器的输入端为低电平，进而使进位输出信号CO＝1。
[0017]与现有技术相比，本专利技术所达到的有益效果：
[0018]1)本专利技术相对现有技术面积优化，本专利技术电路仅由9个PMOS晶体管和8个NMO本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种17T CMOS全加器，其特征在于，包括晶体管(P0、P1、P2、P3、P4、P5、P6、P7、P8)、晶体管(N0、N1、N2、N3、N4、N5、N6、N7)、输入信号A、输入信号B、求和输出信号SUM、进位输出信号CO、低位进位输入信号CIN和电源电压VDD；所述晶体管P0的栅极、晶体管N0的漏极、晶体管N1的栅极、晶体管P6的栅极、晶体管N6的栅极与输入信号B连接，晶体管P0的漏极与晶体管P1的源极相连；所述晶体管P0的源极、晶体管P2、晶体管P4、晶体管P6和晶体管P8的源极与电源电压VDD连接；所述晶体管N0的栅极、晶体管N1的漏极、晶体管P1的栅极、晶体管N5的栅极、晶体管P7的栅极与输入信号A连接；所述晶体管N0的源极分别与晶体管N1的源极、晶体管P1的漏极、晶体管P3的栅极、晶体管N3的栅极、晶体管P5的栅极连接；所述晶体管P2的栅极与晶体管N2的栅极、晶体管P3的源极与低位进位输入信号CIN连接；所述晶体管P2的漏极分别与晶体管N2的漏极、晶体管N3的漏极、晶体管P5的源极相连；晶体管N3的源极分别与晶体管P4的栅极、晶体管N4的栅极、晶体管P3的漏极相连；所述晶体管N2的源极与晶体管N4、N6、N7的源极共同接地VSS；所述晶体管P4的漏极与晶体管N4的漏极与求和输出信号SUM连接，所述晶体管P5的漏极分别与晶体管P7的漏极、晶体管N5的漏极、晶体管P8的栅极、晶体管N7的栅极相连；所述晶体管P6的漏极与晶体管P7的源极相连；晶体管N5的源极与晶体管N6的漏极相连；晶体管P8的漏极与晶体管N7的漏极共同连接至进位输出信号CO。2.根据权利要求1所述的17T CMOS全加器，其特征在于，所述输入信号A、输入信号B和所述低位进位输入信号CIN皆为0，则晶体管N0、N1关断，晶体管P0、P1导通，所述晶体管N3的栅极为高电平，晶体管N3导通，低位进位输入信号CIN使晶体管P2和N2构成的反相器输出高电平，该高电平通过晶体管N3传递到由晶体管P4和N4构成的反相器的输入端，使该反相器输出求和信号SUM＝CIN＝0；而由于输入信号A和B均为0，所以晶体管P6和P7导通，由晶体管P8和N7构成的反相器的输入端为高电平，则进位输出信号CO＝0。3.根据权利要求1所述的17T CMOS全加器，其特征在于，所述输入信号A为0、输入信号B为0、所述低位进位输入信号CIN为1，则晶体管N0、晶体管N1关断，晶体管P0、晶体管P1导通，晶体管N3的栅极为高电平，晶体管N3导通，低位进位输入信号CIN使晶体管P2和晶体管N2构成的反相器输出低电平，该低电平通过晶体管N3传递到由晶体管P4和晶体管N4构成的反相器的输入端，使该反相器输出求和信号SUM＝CIN＝1；所述输入信号A和输入信号B为0，则晶体管P6和晶体管P7导通，所述晶体管P8和晶体管N7构成的反相器的输入端为高电平，则进位输出信号CO＝0。4.根据权利要求1所述的17T CMOS全加器，其特征在于，所述输入信号A为0、输入信号B为1、所述低位进位输入信号CIN为0，则晶体管N0关断，晶体管N1打开，晶体管P3的栅极为低电平，使得晶体管P3导通，低位进位输入信号...

【专利技术属性】
技术研发人员：周玉梅，黎涛，游恒，尚德龙，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：