一种基于CPL逻辑的全加器电路制造技术

本发明专利技术涉及集成电路设计技术领域，特别涉及一种基于CPL逻辑的全加器电路，包括：第一支路电路，用于生成求和信号所需要的异或电路；所述异或电路包括NMOS管n1、NMOS管n2、NMOS管n3、NMOS管n4、PMOS管p1、PMOS管p2、PMOS管p3、PMOS管p4；第二支路电路，用于生成进位信号所需要的选择器电路；同时异或电路需要作为选择器电路的前级以用于产生正确的进位信号；所述选择器电路包括NMOS管n5、PMOS管p5，构成一个2管选择器。本发明专利技术总共采用10个晶体管完成全加器的设计，极大降低了全加器所需的面积，减小了全加器单元工作时所需要的功耗。了全加器单元工作时所需要的功耗。了全加器单元工作时所需要的功耗。

【技术实现步骤摘要】
一种基于CPL逻辑的全加器电路


[0001]本专利技术涉及集成电路设计
，特别涉及一种基于CPL逻辑的全加器电路。

技术介绍

[0002]数字逻辑运算中的一个重要组成部分就是算术数值运算，这也是数字系统中的基本功能，更是计算机中不可缺少的基本组成单元。因此，全加器在数字集成电路系统中有着广泛的应用，并且随着芯片规模越来越大，人们对大规模集成电路的运算速度、面积和功耗等多方面的性能也提出了更高的要求。
[0003]全加器是芯片设计中不可缺少的核心部件，它的功能是用于两个1bit二进制数的求和运算并生成进位位。全加器在集成电路领域中也有广泛的应用，它能被应用于视频、图像以及数字信号处理，因此它的运算速度、所需面积和功耗都直接影响整个数字芯片的性能。所以，对于全加器电路而言，晶体管数量的减少、晶体管的连接结构的优化以及使用新型材料制造的晶体管均能够达到减小硅片面积，降低单元延时和功耗的目的，从而提升整个系统的性能。
[0004]当前比较典型成熟的全加器电路有28管镜像对称全加器，20管CMOS传输门全加器等，随着需求不断提高以及技术不断发展，全加器的电路结构也进一步得到了简化并且晶体管数量也极大降低，如16管传输门函数全加器。
[0005]全加器的优化层次主要集中在三个层次：行为级、晶体管级和版图设计。其中，基于晶体管级的优化对全加器性能的提升影响更大，也更容易实现。因此，降低全加器晶体管数量和优化电路结构是重点。

技术实现思路

[0006]本专利技术的目的在于提供一种基于CPL逻辑的全加器电路，该全加器电路具有面积小、功耗低的特点。
[0007]为解决上述技术问题，本专利技术提供了如下技术方案：一种基于CPL逻辑的全加器电路，包括：
[0008]第一支路电路，用于生成求和信号所需要的异或电路；所述异或电路包括NMOS管n1、NMOS管n2、NMOS管n3、NMOS管n4、PMOS管p1、PMOS管p2、PMOS管p3、PMOS管p4；
[0009]第二支路电路，用于生成进位信号所需要的选择器电路；同时异或电路需要作为选择器电路的前级以用于产生正确的进位信号；所述选择器电路包括NMOS管n5、PMOS管p5，构成一个2管选择器。
[0010]优选的，还包括：所述NMOS管n1的源极接地(GND)，漏极与NMOS管n2的源极相连，栅极与PMOS管p1的栅极以及PMOS管p2的源极相连并连接至输入信号A；所述PMOS管p1的源极与NMOS管n2的栅极以及PMOS管p2的栅极相连并共同连接至输入信号B；所述PMOS管p1的漏极与PMOS管p2的漏极以及NMOS管n2的漏极相连构成线与逻辑并作为4管异或门的输出；所述4管异或门由所述NMOS管n1、PMOS管p1、NMOS管n2和PMOS管p2构成。
[0011]优选的，还包括：所述NMOS管n3的源极接地(GND)，栅极和PMOS管p3的栅极以及PMOS管p4的源极相连并共同连接至PMOS管p1的漏极、PMOS管p2的漏极以及NMOS管n2的漏极，所述NMOS管n3的漏极与PMOS管p3的漏极相连并作为反相器的输出；所述PMOS管p3的源极连接至电源VDD；所述反相器由所述NMOS管n3和PMOS管p3构成。
[0012]优选的，还包括：所述NMOS管n4的源极连接至NOMS管n3的漏极与PMOS管p3的漏极，其栅极与PMOS管p4的栅极相连并连接至输入信号CI，漏极与PMOS管p4的漏极相连并作为全加器的求和输出信号SUM；所述NMOS管n4和PMOS管p4构成另外一个2管选择器。
[0013]优选的，还包括：所述PMOS管p5的源极连接至输入信号A，栅极与NMOS管n5的栅极相连并共同连接至PMOS管p1的漏极、PMOS管p2的漏极以及NMOS管n2的漏极，其漏极与NMOS管n5的漏极相连并作为全加器的进位输出信号CO；所述NMOS管n5的源极连接至输入信号CI。
[0014]优选的，所述NMOS管n1、NMOS管n2、NMOS管n4、NMOS管n5、PMOS管p1、PMOS管p2、PMOS管p4、PMOS管p5均为传输管(CPL)逻辑。
[0015]优选的，所述NMOS管n1、NMOS管n2、NMOS管n3、NMOS管n4、PMOS管p1、PMOS管p2、PMOS管p3、PMOS管p4构成全加器求和运算的输出信号SUM。
[0016]优选的，所述NMOS管n1、NMOS管n2、NMOS管n3、NMOS管n5、PMOS管p1、PMOS管p2、PMOS管p3、PMOS管p5构成全加器进位运算的输出信号CO。
[0017]优选的，所述第一支路电路和所述第二支路电路采用10个晶体管完成全加器的逻辑运算。
[0018]本专利技术具有以下有益效果：
[0019]本专利技术仅包含管n1、管n2、管n3、管n4、管n5、管p1、管p2、管p3、管p4、管p5，通过10个晶体管实现全加器算术运算，与典型的28管全加器电路相比较而言，明显降低了所需要的晶体管的数量，极大减小了面积和功耗。
附图说明
[0020]图1为本专利技术所提供的一种CPL逻辑的全加器电路的结构示意图。
[0021]图2为本专利技术所提供的一种CPL逻辑的全加器电路的求和输出SUM的运算电路结构示意图。
[0022]图3为本专利技术所提供的一种CPL逻辑的全加器电路的进位输出CO的运算电路结构示意图。
具体实施方式
[0023]以下结合附图和具体实施例对本专利技术作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本专利技术实施例的目的。
[0024]如图1所示，本专利技术实施例提供了一种基于CPL逻辑的全加器电路，包括：管n1、管n2、管n3、管n4、管n5、管p1、管p2、管p3、管p4、管p5。全加器的输入一共有三个，除了输入数据A和输入数据B，还要将低位进位CI考虑进去，此时全加器的求和输出信号SUM和进位运算输出信号CO的逻辑表达式为：
[0025]SUM＝A
⊕
B
⊕
CI
[0026]CO＝(A
⊕
B)&CI+A&B
[0027]进位运算输出信号CO的逻辑表达式经过变换又可以变换为：
[0028]CO＝(A
⊕
B)&CI+(A
⊙
B)&A
[0029]其式中，
“⊕”
表示“异或”逻辑运算，“&”表示“与”逻辑运算，“+”表示“或”逻辑运算，其中
“⊙”
表示“同或”逻辑运算。
[0030]显然，产生SUM和CO信号的逻辑均与输入数据信号A和输入数据信号B的异或逻辑相关，根据上面的逻辑表达式设计出如图1所示的CPL全加器电路。
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【技术保护点】

【技术特征摘要】
1.一种基于CPL逻辑的全加器电路，其特征在于，包括：第一支路电路，用于生成求和信号所需要的异或电路；所述异或电路包括NMOS管n1、NMOS管n2、NMOS管n3、NMOS管n4、PMOS管p1、PMOS管p2、PMOS管p3、PMOS管p4；第二支路电路，用于生成进位信号所需要的选择器电路；同时异或电路需要作为选择器电路的前级以用于产生正确的进位信号；所述选择器电路包括NMOS管n5、PMOS管p5，构成一个2管选择器。2.如权利要求1所述的一种基于CPL逻辑的全加器电路，其特征在于，还包括：所述NMOS管n1的源极接地，漏极与NMOS管n2的源极相连，栅极与PMOS管p1的栅极以及PMOS管p2的源极相连并连接至输入信号A；所述PMOS管p1的源极与NMOS管n2的栅极以及PMOS管p2的栅极相连并共同连接至输入信号B；所述PMOS管p1的漏极与PMOS管p2的漏极以及NMOS管n2的漏极相连构成线与逻辑并作为4管异或门的输出；所述4管异或门由所述NMOS管n1、PMOS管p1、NMOS管n2和PMOS管p2构成。3.如权利要求2所述的一种基于CPL逻辑的全加器电路，其特征在于，还包括：所述NMOS管n3的源极接地，栅极和PMOS管p3的栅极以及PMOS管p4的源极相连并共同连接至PMOS管p1的漏极、PMOS管p2的漏极以及NMOS管n2的漏极，所述NMOS管n3的漏极与PMOS管p3的漏极相连并作为反相器的输出；所述PMOS管p3的源极连接至电源VDD；所述反相器由所述NMOS管n3和PMOS管p3构成。4.如权利要求3所述的一种基于CPL逻辑的全加器电路，其特征在于，还包括：所述NMOS管n4的源极连接至NOMS管n3的漏极与PM...

【专利技术属性】
技术研发人员：吕广维，张国贤，张世琳，徐晓斌，王星，赵霁，
申请(专利权)人：中国电子科技集团公司第五十八研究所，
类型：发明
国别省市：