一种全加器电路及多位全加器制造技术

本说明书公开了一种全加器电路及多位全加器，可以通过将各场效应晶体管进行并联以及串联，从而组成构成全加器电路的异或电路、同或电路、求和电路、以及进位电路的电路结构设计，可以使得全加器电路所需的晶体管的数量减少，进而可以降低全加器电路的功耗，并提升了全加器电路的集成度。全加器电路的集成度。全加器电路的集成度。

【技术实现步骤摘要】
一种全加器电路及多位全加器


[0001]本说明书涉及集成电路
，尤其涉及一种全加器电路及多位全加器。

技术介绍

[0002]随着集成电路技术的飞速发展，后摩尔时代半导体器件的物理尺寸微缩已经达到极限，从而导致数字集成电路的发展受到了极大的限制，所以，如何优化电路结构，提升数字集成电路的集成度就显得尤为重要。
[0003]而全加器是数字逻辑运算的基本单元之一，在数字集成电路系统中有着广泛的应用，目前，全加器内部的晶体管电路设计所使用的晶体管的数量较多，例如：40管互补全加器、28管资源复用全加器和24管镜像复用全加器，这些晶体管在导致集成电路的集成度较低的同时，还会导致全加器存在功耗大、数据处理延时长等缺点。
[0004]因此，如何对全加器的电路进行优化，则是一个亟待解决的问题。

技术实现思路

[0005]本说明书提供一种全加器电路及多位全加器，以部分的解决现有技术存在的上述问题。
[0006]本说明书采用下述技术方案：本说明书提供了一种全加器电路，所述全加器电路包括：异或电路、同或电路、求和电路、进位电路，所述异或电路和所述同或电路均由至少三个场效应晶体管以及至少一个电阻组成，所述求和电路由至少两个场效应晶体管组成，所述进位电路由至少两个场效应晶体管和至少一个反相器组成，所述异或电路的输出端口与所述求和电路的第一输入端口以及所述进位电路的第一输入端口相连，所述同或电路的输出端口与所述求和电路的第二输入端口以及所述进位电路的第二输入端口相连。
[0007]可选地，组成所述异或电路或所述同或电路的各场效应晶体管的类型包括：PMOS晶体管、NMOS晶体管。
[0008]可选地，所述异或电路用于接收第一输入信号和第二输入信号，根据第一输入信号生成第一输出信号，并将所述第一输出信号传输给所述求和电路以及所述进位电路，其中，所述第一输入信号用于表征加数、所述第二输入信号用于表征被加数、所述第一输出信号用于表征所述加数和所述被加数的异或运算结果；所述同或电路用于接收所述第一输入信号和所述第二输入信号，根据第一输入信号生成第二输出信号，并将所述第二输出信号传输给所述求和电路以及所述进位电路，其中，所述第二输出信号用于表征所述加数和所述被加数的同或运算结果；所述求和电路用于接收所述第一输出信号、所述第二输出信号、第一前级进位信号以及第二前级进位信号，根据所述第一输出信号、所述第二输出信号、第一前级进位信号以及第二前级进位信号，生成第三输出信号，其中，所述第一前级进位信号为前级全加器输出的用于表征存在进位的信号，所述第二前级进位信号为前级全加器输出的用于表征存在
进位的逻辑非的信号，所述第三输出信号用于表征所述加数和所述被加数的本位和；所述进位电路用于接收所述第二输入信号、所述第一输出信号、所述第二输出信号以及所述第一前级进位信号，根据所述第二输入信号、所述第一输出信号、所述第二输出信号以及所述第一前级进位信号，生成第四输出信号，并将所述第四输出信号传输给后级全加器，其中，所述第四输出信号用于表征所述加数和所述被加数的进位。
[0009]可选地，所述异或电路包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及下拉电阻组成；所述第一PMOS晶体管的栅极用于接收所述第一输入信号，所述第一PMOS晶体管的源极用于接收第二输入信号，所述第一PMOS晶体管的漏极用于与所述异或电路的输出端口连接，以输出第一输出信号；所述第二PMOS晶体管的栅极用于接收所述第二输入信号，所述第二PMOS晶体管的源极用于连接电源，所述第二PMOS晶体管的漏极用于与所述第一NMOS晶体管的漏极相连；所述第一NMOS晶体管的栅极用于接收第一输入信号，所述第一NMOS晶体管的源极用于与所述异或电路的输出端口连接，以输出第一输出信号；所述异或电路的输出端口和所述第一PMOS晶体管的漏极之间，以及，所述异或电路的输出端口通过所述下拉电阻接地。
[0010]可选地，所述同或电路包括：第二NMOS晶体管、第三NMOS晶体管、第三PMOS晶体管以及上拉电阻组成；所述第二NMOS晶体管的栅极用于接收所述第一输入信号，所述第二NMOS晶体管的源极用于接收第二输入信号，所述第二NMOS晶体管的漏极用于与所述同或电路的输出端口连接，以输出第二输出信号；所述第三NMOS晶体管的栅极用于接收所述第二输入信号，所述第三NMOS晶体管的源极用于接地，所述第三NMOS晶体管的漏极用于与所述第三PMOS晶体管的漏极相连；所述第三PMOS晶体管的栅极用于接收第一输入信号，所述第三PMOS晶体管的源极用于与所述同或电路的输出端口连接，以输出第二输出信号；所述同或电路的输出端口和所述第二NMOS晶体管的漏极之间，以及，所述异或电路的输出端口通过所述上拉电阻与电源连接。
[0011]可选地，所述求和电路包括：第四PMOS晶体管、第五PMOS晶体管组成；所述第四PMOS晶体管的栅极用于接收所述第一输出信号，所述第四PMOS晶体管的源极用于接收第一前级进位信号，所述第四PMOS晶体管的漏极用于与所述求和电路的输出端口相连，以输出第三输出信号；所述第五PMOS晶体管的栅极用于接收所述第二输出信号，所述第五PMOS晶体管的源极用于接收第二前级进位信号，所述第五PMOS晶体管的漏极用于与所述求和电路的输出端口相连，以输出第三输出信号。
[0012]可选地，所述进位电路包括：第六PMOS晶体管、第七PMOS晶体管、反相器组成；所述第六PMOS晶体管的栅极用于接收所述第一输出信号，所述第六PMOS晶体管的源极用于接收第二输入信号，所述第六PMOS晶体管的漏极用于与所述进位电路的输出端口相连，以输出第四输出信号；所述第七PMOS晶体管的栅极用于接收所述第二输出信号，所述第七PMOS晶体管的
源极用于接收第一前级进位信号，所述第七PMOS晶体管的漏极用于与所述进位电路的输出端口相连，以输出第四输出信号；所述反相器用于获取所述第四输出信号，并对所述第四输出信号的相位进行调整，得到第五输出信号，所述第五输出信号用于表征所述第四输出信号所表征的进位的逻辑非。
[0013]可选地，所述反相器包括：第八PMOS晶体管、第四NMOS晶体管组成；所述第八PMOS晶体管的栅极用于接收所述第四输出信号，所述第八PMOS晶体管的源极用于连接电源，所述第八PMOS晶体管的漏极用于与所述反相器的输出端口相连，以输出第五输出信号；所述第四NMOS晶体管的栅极用于接收所述第四输出信号，所述第四NMOS晶体管的源极用于接地，所述第四NMOS晶体管的漏极用于与所述反相器的输出端口相连，以输出第五输出信号。
[0014]可选地，所述第八PMOS晶体管的宽长比为所述第四NMOS晶体管的宽长比的1.8~2.4倍。
[0015]可选地，所述反相器为强驱动CMOS反相器。
[0016]本说明书提供了一种多位全加器，所述多位全加器由若干个上述全加器电路级联组成，针对所述多位全加器中包含的每个全加器电路，该全加器电路中包含的进位电路的输出端口与该全加本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种全加器电路，其特征在于，所述全加器电路包括：异或电路、同或电路、求和电路、进位电路，所述异或电路和所述同或电路均由至少三个场效应晶体管以及至少一个电阻组成，所述求和电路由至少两个场效应晶体管组成，所述进位电路由至少两个场效应晶体管和至少一个反相器组成，所述异或电路的输出端口与所述求和电路的第一输入端口以及所述进位电路的第一输入端口相连，所述同或电路的输出端口与所述求和电路的第二输入端口以及所述进位电路的第二输入端口相连。2.如权利要求1所述的全加器电路，其特征在于，组成所述异或电路或所述同或电路的各场效应晶体管的类型包括：PMOS晶体管、NMOS晶体管。3.如权利要求1所述的全加器电路，其特征在于，所述异或电路用于接收第一输入信号和第二输入信号，根据第一输入信号生成第一输出信号，并将所述第一输出信号传输给所述求和电路以及所述进位电路，其中，所述第一输入信号用于表征加数、所述第二输入信号用于表征被加数、所述第一输出信号用于表征所述加数和所述被加数的异或运算结果；所述同或电路用于接收所述第一输入信号和所述第二输入信号，根据第一输入信号生成第二输出信号，并将所述第二输出信号传输给所述求和电路以及所述进位电路，其中，所述第二输出信号用于表征所述加数和所述被加数的同或运算结果；所述求和电路用于接收所述第一输出信号、所述第二输出信号、第一前级进位信号以及第二前级进位信号，根据所述第一输出信号、所述第二输出信号、第一前级进位信号以及第二前级进位信号，生成第三输出信号，其中，所述第一前级进位信号为前级全加器输出的用于表征存在进位的信号，所述第二前级进位信号为前级全加器输出的用于表征存在进位的逻辑非的信号，所述第三输出信号用于表征所述加数和所述被加数的本位和；所述进位电路用于接收所述第二输入信号、所述第一输出信号、所述第二输出信号以及所述第一前级进位信号，根据所述第二输入信号、所述第一输出信号、所述第二输出信号以及所述第一前级进位信号，生成第四输出信号，并将所述第四输出信号传输给后级全加器，其中，所述第四输出信号用于表征所述加数和所述被加数的进位。4.如权利要求3所述的全加器电路，其特征在于，所述异或电路包括：第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管以及下拉电阻组成；所述第一PMOS晶体管的栅极用于接收所述第一输入信号，所述第一PMOS晶体管的源极用于接收第二输入信号，所述第一PMOS晶体管的漏极用于与所述异或电路的输出端口连接，以输出第一输出信号；所述第二PMOS晶体管的栅极用于接收所述第二输入信号，所述第二PMOS晶体管的源极用于连接电源，所述第二PMOS晶体管的漏极用于与所述第一NMOS晶体管的漏极相连；所述第一NMOS晶体管的栅极用于接收第一输入信号，所述第一NMOS晶体管的源极用于与所述异或电路的输出端口连接，以输出第一输出信号；所述异或电路的输出端口通过所述下拉电阻接地。5.如权利要求3所述的全加器电路，其特征在于，所述同或电路包括：第二NMOS晶体管、第三NMOS晶体管、第三PMOS晶体管以及上拉电阻组成；所述第二NMOS晶体管的栅极用于接收所述第一输入信号，所述第二NMOS晶体管的源极用于接收第二输入信号，所述第二NMOS晶体管的漏极用于与所述同或电路的输出端口连接，以输出第二输出信号；
所述第三NMOS晶体...

【专利技术属性】
技术研发人员：刘欢，于飞，玉虓，韩根全，刘艳，余宁浙，
申请(专利权)人：之江实验室，
类型：发明
国别省市：