数据累加处理方法、装置、FPGA芯片和介质制造方法及图纸

本发明专利技术公开了一种数据累加处理方法、装置、FPGA芯片及介质。所述方法应用于FPGA芯片，所述方法包括：从外部双倍速率同步动态随机存储器DDR中读取第一数据，其中，第一数据表征上一次累加运算的累加结果；对第一数据和当前触发数据进行累加处理，得到第二数据；将第二数据写入DDR中；其中，基于分时读写的原则对DDR进行读写操作。通过本方法，能够在FPGA芯片上实现数据的超长累加处理。实现数据的超长累加处理。实现数据的超长累加处理。

【技术实现步骤摘要】
数据累加处理方法、装置、FPGA芯片和介质


[0001]本专利技术涉及数据处理
，特别是涉及一种数据累加处理方法、装置、FPGA芯片和介质。

技术介绍

[0002]在相关技术中，在对数据进行累加处理的过程中，需要对首次触发的数据以及累加运算中间结果进行存储，且需要同时进行数据的读写，当累加长度较小时（例如100Ksa），可以采用FPGA内部的RAM资源进行数据的存储，当累加长度较大（例如1Msa），FPGA内部的RAM资源不足，导致无法实现数据的超长累加处理。

技术实现思路

[0003]本专利技术旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本专利技术的一个目的在于提出一种可以支持超长累加处理的数据累加处理方法、装置、FPGA芯片和介质。
[0004]一种数据累加处理方法，应用于FPGA芯片，包括以下步骤：从外部双倍速率同步动态随机存储器（DDR，Double Data Rate Synchronous Dynamic Random Access Memory）中读取第一数据，其中，第一数据表征上一次累加本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据累加处理方法，其特征在于，所述方法用于FPGA芯片，所述方法包括：从外部双倍速率同步动态随机存储器DDR中读取第一数据，其中，所述第一数据表征上一次累加运算的累加结果；对所述第一数据和当前触发数据进行累加处理，得到第二数据；将所述第二数据写入所述DDR中；其中，基于分时读写的原则对所述DDR进行读写操作。2.根据权利要求1所述的数据累加处理方法，其特征在于，所述DDR配置有第一数据缓存器，所述从外部双倍速率同步动态随机存储器DDR中读取第一数据，包括：基于所述第一数据缓存器从所述DDR中读取所述第一数据。3.根据权利要求1或2所述的数据累加处理方法，其特征在于，所述DDR配置有第二数据缓存器，所述将所述第二数据写入所述DDR中，包括：基于所述第二数据缓存器将所述第二数据写入所述DDR中。4.根据权利要求2所述的数据累加处理方法，其特征在于，所述基于所述第一数据缓存器从所述DDR中读取所述第一数据，包括：若所述第一数据缓存器中的数据量未满且所述DDR中存有数据，则从所述DDR中读取长度为第一设定阈值的数据。5.根据权利要求3所述的数据累加处理方法，其特征在于，所述基于所述第二数据缓存器将所述第二数据写入所述DDR中，包括：若所述第二数据缓存器中的数据量达到第二设定阈值，且所述DDR中的数据量未满...

【专利技术属性】
技术研发人员：李峰，黄斌，
申请(专利权)人：国仪量子合肥技术有限公司，
类型：发明
国别省市：