用于非二的幂输入宽度的具有第一及第二加法器电路的加法器制造技术

一种方法(800)包含通过x位加法器接收第一及第二加数(802)。所述x位包括第一部分及第二部分，所述第一部分是数目为二的幂的位，且x不是二的幂。所述方法还包含计算对应于所述第一部分的所述第一及第二加数的第一和(804)。计算所述第一和提供进位输出位。所述方法包含计算对应于所述第二部分的所述第一及第二加数的非递增和(806)；计算对应于所述第二部分的所述第一及第二加数的递增和(808)；响应于所述进位输出位，选择所述非递增和及所述递增和中的一者作为第二和(810)；及通过将所述第二和及所述第一和级联来提供最终和(812)。二和及所述第一和级联来提供最终和(812)。二和及所述第一和级联来提供最终和(812)。

【技术实现步骤摘要】
用于非二的幂输入宽度的具有第一及第二加法器电路的加法器


技术介绍

技术实现思路

[0001]根据本公开的至少一个实例，一种方法包含通过x位加法器接收第一及第二加数。所述x位包括第一部分及第二部分，所述第一部分是数目为二的幂的位，且x不是二的幂。所述方法还包含计算对应于所述第一部分的所述第一及第二加数的第一和。计算所述第一和提供进位输出位。所述方法包含计算对应于所述第二部分的所述第一及第二加数的非递增和；计算对应于所述第二部分的所述第一及第二加数的递增和；响应于所述进位输出位，选择所述非递增和及所述递增和中的一者作为第二和；及通过将所述第二和及所述第一和级联来提供最终和。
[0002]根据本公开的另一实例，一种装置包含第一加法器电路，其经配置以计算第一及第二加数的第一部分的第一和，且产生与所述第一和相关联的进位输出位。所述第一部分是数目为二的幂的位。所述装置还包含第二加法器电路，其经配置以：计算所述第一及第二加数的第二部分的非递增和；计算所述第一及第二加数的所述第二部分的递增和；及响应于所述进位输出位，选择所述非递增和及所述递增和中的一者作为第二和。所述装置的最终和包括与所述第一和级联的所述第二和，且所述最终和不是数目为二的幂的位。
[0003]根据本公开的又一实例，一种装置包含第一加法器电路，其经配置以计算第一及第二加数的第一部分的第一和，且提供与所述第一和相关联的第一进位输出位。所述第一部分是数目为二的幂的位。所述装置还包含第二加法器电路，其经配置以计算所述第一及第二加数的第二部分的第一非递增和；提供与所述第一非递增和相关联的非递增进位输出位；计算所述第一及第二加数的所述第二部分的第一递增和；提供与所述第一递增和相关联的递增进位输出位；及响应于所述第一进位输出位，选择所述第一非递增和及所述第一递增和中的一者作为第二和。所述装置进一步包含第三加法器电路，其经配置以计算所述第一及第二加数的第三部分的第二非递增和；计算所述第一及第二加数的所述第三部分的第二递增和；及响应于所述非递增进位输出位、所述递增进位输出位及所述第一进位输出位，选择所述第二非递增和及所述第二递增和中的一者作为第三和。所述装置的最终和包括与所述第二和级联、与所述第一和级联的所述第三和，且所述最终和不是数目为二的幂的位。
附图说明
[0004]针对各种实例的详细描述，现将参考附图，其中：
[0005]图1是根据各种实例的包含第一及第二加法器电路的加法器的示意框图；
[0006]图2是根据各种实例的图1的加法器的树形加法器的示意图；
[0007]图3是根据各种实例的图2的树形加法器的部分的实例电路图；
[0008]图4是根据各种实例的包含在加数跨越二的幂边界时招致的额外延迟的图2的树形加法器的一部分的示意图；
[0009]图5是根据各种实例的经修改树形加法器的示意图；
[0010]图6是根据各种实例的图1中的第二加法器电路的第二加法器逻辑及第二和逻辑的示意图；
[0011]图7是根据各种实例的以递归方式使用树形加法器及多进位选择加法器的加法器的示意图；及
[0012]图8是根据各种实例的方法的流程图。
具体实施方式
[0013]树形加法器是数字逻辑中使用的一种加法器。树形加法器是一种相对较快的加法器，其改进进位的计算。树形加法器的一种类型是斯克兰斯基(Sklansky)加法器，其减少确定进位的时间量，例如相对于包含纹波进位加法器的较慢加法器类型。其它类型的树形加法器包含科格石(Kogge
‑
Stone)加法器及布伦特功(Brent
‑
Kung)加法器。树形加法器通常使用一级传播产生(PG)逻辑、n级组PG逻辑(例如，其中2
n
是树形加法器的输入位数)及一级和逻辑执行加法。下面描述这些逻辑块的特定功能。然而，尽管树形加法器对于两个输入宽度的幂(例如，其中到加法器(加数)的输入是2
n
位，n是整数)相对较快，但是组PG逻辑对于跨越二的幂边界的输入宽度(例如，是非二的幂输入宽度)引入额外级的门延迟。例如，对于8位输入宽度，树形加法器的组PG逻辑包含log2(8)＝3级逻辑。然而，对于9位到16位输入宽度，树形加法器的组PG逻辑包含log2(16)＝4级逻辑。相应地，对于跨越二的幂边界的输入宽度使用树形加法器可引入额外延迟。
[0014]改进加法运算的效率及/或性能是有用的，包含其中加数并不正好是2的幂(例如，跨越二的幂边界)。因此，此描述的实例提供借助于加法器的此类改进，所述加法器经配置以接收第一及第二加数作为输入，且提供第一及第二加数的和的输出。在一些实例中，加法器的输入宽度不是二的幂(例如，第一及/或第二加数跨越二的幂边界)。加法器包含第一加法器电路，其具有第一架构，经配置以计算第一及第二加数的第一部分的和。在实例中，第一部分是第一及第二加数的较低有效性的数目为二的幂的位。加法器还包含第二加法器电路，其经配置以计算第一及第二加数的第二部分的递增和及非递增和。在实例中，第二部分是第一及第二加数的剩余(例如，更高有效性)位。例如，加法器的输入宽度为x＝2
n
+y，n为整数。在此实例中，第一加法器电路计算第一及第二加数的较低2
n
位的和作为第一部分，而第二加法器电路计算第一及第二加数的剩余y位的和作为第二部分。如上文描述，x不是二的幂。
[0015]如所描述，第二加法器电路经配置以提供多个可能的输出(例如，和)。第二加法器电路使用不依赖于第一加法器电路的加法器逻辑的加法器逻辑来确定第一及第二数的第二部分的递增及非递增和。在一些实例中，第二部分的宽度足够小，使得与通过扩展第一加法器电路来计算第二部分和来计算所述输出位相比，第二加法器电路的可能输出(例如，递增及非递增和)被更有效地提供(例如，在更少时间内)。随后，使用来自第一加法器电路的输出(例如，进位输出位)来选择第二加法器电路的多个可能输出中的一者。因此，第二加法
器电路是进位选择加法器。加法器的最终输出(例如，和)包含由第一加法器电路提供的和，所述和与第二加法器电路的可能输出中的所选择者级联。在至少一些实例中，加法器的最终输出响应于第一加法器电路提供其和而提供，且因此即使第一及/或第二加法器跨越二的幂边界，也不会招致额外延迟。下面参考附图描述这些及其它实例。
[0016]在以下实例中，为便于解释及/或演示各种电路功能性，有时参考具有特定位数的各种值。然而，除非明确说明，否则此描述的范围不限于具有此类特定位数的值。此外，在以下实例中，参考逻辑门的某些布置及/或逻辑功能的实施。然而，此类逻辑功能可在其它实例中不同地实施(例如，使用不同逻辑门及/或逻辑门的组合)，且除非明确说明，否则此描述的范围不限于逻辑门的特定布置。
[0017]图1是根据此描述的实例的加法器100的示意框图。加法器100经配置以接收第一加数(A)及第二加数(B)作为输入。继续以上实例，加法器100的输入宽度是x＝2
n
+y，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种方法，其包括：通过x位加法器接收第一及第二加数，其中所述x位包括第一部分及第二部分，其中所述第一部分是数目为二的幂的位，且其中x不是二的幂；计算对应于所述第一部分的所述第一及第二加数的第一和，其中计算所述第一和产生进位输出位；计算对应于所述第二部分的所述第一及第二加数的非递增和；计算对应于所述第二部分的所述第一及第二加数的递增和；响应于所述进位输出位，选择所述非递增和及所述递增和中的一者作为第二和；及将所述第二和及所述第一和级联以提供最终和。2.根据权利要求1所述的方法，其中计算所述第一和包括使用第一组传播产生PG电路确定第一进位，其中计算所述非递增和包括使用第二组PG电路确定第二进位，其中计算所述递增和包括使用第三组PG电路确定第三进位，且其中所述第二及第三组PG电路不依赖于所述第一组PG电路。3.根据权利要求2所述的方法，其中所述第三组PG电路依赖于所述第二组PG电路。4.根据权利要求1所述的方法，其中计算所述第一和包括使用第一树形加法器确定第一进位，其中计算所述非递增和包括使用第二树形加法器确定第二进位，且其中所述第一树形加法器的架构与所述第二树形加法器的架构不同。5.根据权利要求1所述的方法，其中计算所述第一和包括使用第一树形加法器确定第一进位，其中计算所述非递增和包括使用第二树形加法器确定第二进位，且其中所述第一树形加法器的架构与所述第二树形加法器的架构相同。6.根据权利要求1所述的方法，其中x＝10且所述第二部分包含两个位。7.根据权利要求1所述的方法，其中所述第一部分包含2
n
位，且所述第二部分包含最多2
n
‑2位。8.一种装置，其包括：第一加法器电路，其经配置以计算第一及第二加数的第一部分的第一和，且产生与所述第一和相关联的进位输出位，其中所述第一部分是数目为二的幂的位；及第二加法器电路，其经配置以：计算所述第一及第二加数的第二部分的非递增和；计算所述第一及第二加数的所述第二部分的递增和；及响应于所述进位输出位，选择所述非递增和及所述递增和中的一者作为第二和；其中所述装置的最终和包括与所述第一和级联的所述第二和，且其中所述最终和不是数目为二的幂的位。9.根据权利要求8所述的装置，其中所述第一加法器电路包含第一组传播产生PG电路，所述第一组传播产生PG电路经配置以确定所述第一及第二加数的所述第一部分的第一进位，其中所述第二加法器电路包含第二组PG电路，所述第二组PG电路经配置以确定所述非递增和的第二进位，其中所述第二加法器电路包含第三组PG电路，所述第三组PG电路经配置以确定所述递增和的第三进位，且其中所述第二及第三组PG电路不依赖于所述第一组PG电路。10.根据权利要求9所述的装置，其中所述第三组PG电路依赖于所述第二组PG电路。
11.根据权利要求8所述的装置，其中所述第一加法器电路包含第一树形加法器，所述第一树形加法器经配置以确定所述第一及第二加数的所述第一部分的第一进位，其中所述第二加法器电路包含第二树形加法器，所述第二树形加法器经配置以确定所述第一及第二加数的所述第二部分的第二进位，且其...

【专利技术属性】
技术研发人员：G，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：