一种精度可配置的多比特全数字存内计算单元制造技术

本发明专利技术公开了一种精度可配置的多比特全数字存内计算单元，其特征在于，包括至少一个存内计算单元，每个存内计算单元包括：4行、2列的SRAM存储单元，每一行为一级存储单元；每个SRAM存储单元连接一个精度控制模块；每行中的两个SRAM存储单元连接一个串行进位加法器，所述串行进位加法器的输入为精度控制模块的输出；第一级至第三级的串行进位加法器连接上级的串行进位加法器；串行进位加法器每一级的进位输出与下一级的进位输入相连。本发明专利技术的多比特全数字存内计算单元数字域的存内计算结构输出结果值都为准确值，不会存在中间电压结果的情况。的情况。的情况。

【技术实现步骤摘要】
一种精度可配置的多比特全数字存内计算单元


[0001]本专利技术涉及一种存内计算单元，具体涉及一种多比特全数字存内计算单元，属于存内计算单元


技术介绍

[0002]在现有的存内计算结构中，主要都采用了模拟电路的方法实现MAC(Multiply and Accumulate)运算，得到的结果精度较差，且有性能有很大一部分因素取决于晶体管特征尺寸工艺的好坏，受PVT(Power，Voltage，Temperature)影响较大。因此，纯数字存内计算单元是必要的，可以很大程度上避免上述模拟因素的影响。
[0003]在纯数字存内计算结构中，大部分的存内计算结构不能实现权重精度的调节，因此只能适用于一种神经网络。CN 115982418 A公开了一种提升AI计算芯片超分运算性能的方法，按照预设的内存分配比例将所述SRAM存储器切分为输入内存、中间内存和输出内存；利用查找表对Real ESRGAN超分模型的输出插值算子进行优化，将优化后的算子在推理的时候排布至所述输入内存、中间内存和输出内存，通过算法层面提升AI计算芯片超分运算性能，并不是直接通过硬件来实现不同权重间的精度配置。

技术实现思路

[0004]本专利技术所要解决的技术问题：如何通过硬件实现存内计算结构中不同权重间的精度可配置，以增加存内计算结构的适用性。
[0005]为解决上述技术问题，本专利技术提供一种精度可配置的多比特全数字存内计算单元，包括至少一个存内计算单元，每个存内计算单元包括：
[0006]4行、2列的SRAM存储单元，每一行为一级存储单元；
[0007]每个SRAM存储单元连接一个精度控制模块；
[0008]每行中的两个SRAM存储单元连接一个串行进位加法器，所述串行进位加法器的输入为精度控制模块的输出；第一级至第三级的串行进位加法器连接上级的串行进位加法器；
[0009]串行进位加法器每一级的进位输出与下一级的进位输入相连。
[0010]前述的一种精度可配置的多比特全数字存内计算单元，所述SRAM存储单元包括两个交叉耦合的反相器和两个导通的N管，每个SRAM存储单元存储1bit权重信息，每一列存储一个4bit权重；
[0011]两个反相器首尾相接，组成数据锁存结构，每个SRAM存储单元中的两个N管栅极由同一字线WL控制，源端接位线一BL和位线二BLB，漏端接反相器，同一行的SRAM存储单元使用同一字线，同一列的SRAM存储单元使用同一位线。
[0012]前述的一种精度可配置的多比特全数字存内计算单元，对于第一级存储单元，所述精度控制模块包括一个与门，用于进行按位乘法，第一与门的输出连接到相应的串行进位加法器的输入；对于第二级至第四级存储单元的精度控制模块包括第一与门和第二与
门，所述第一与门的输入为权重和输入激励，输出为按位乘法结果，所述第二与门的输入为按位乘法结果和精度控制信号，输出为受精度控制的按位乘法结果，第二与门的输出连接到相应的串行进位加法器的输入。
[0013]前述的一种精度可配置的多比特全数字存内计算单元，BIT4、BIT3、BIT2分别为第四级、第三级、第二级存储单元中内部产生的精度控制信号四、精度控制信号三、精度控制信号二，WP<1>和WP<0>为与非门的两个输入控制信号，经过反相器得到精度控制信号四BIT4；WP<0>的反相和WP<1>经过与非门，再和WP<1>与WP<0>的与非结果进行与非得到精度控制信号三BIT3；WP<1>和WP<0>进行相或得到精度控制信号一BIT2。
[0014]前述的一种精度可配置的多比特全数字存内计算单元，包括两种操作模式，分别为存储模式和计算模式。
[0015]前述的一种精度可配置的多比特全数字存内计算单元，在存储模式中，进行正常的SRAM存储单元写入操作，当字线信号高电平到来后，开启SRAM存储单元的两个N型晶体管，将位线上预加载的权重数据写入到SRAM存储单元中，写入后的权重数据以4bit的形式存储在SRAM存储单元中，其中从上到下按照最高位到最低位的顺序进行排列，在写入数据时每个周期写入一行的数据。
[0016]前述的一种精度可配置的多比特全数字存内计算单元，存储模式完成后进行计算模式，在计算模式下，通过外部的输入信号WP<1:0>进行权重精度的控制，当WP<1:0>为“00”时，进行单比特模式操作；当WP<1:0>为“01”时，进行2b it模式操作；当WP<1:0>为“10”时，进行3bit模式操作；当WP<1:0>为“11”时，进行4bit模式操作。
[0017]本专利技术所达到的有益效果：本专利技术的精度可配置的多比特全数字存内计算单元，相比于模拟型的存内计算结构，数字域的存内计算结构输出结果值都为准确值，不会存在中间电压结果的情况；同时实现了权重精度的可调节，可以适用于不同的神经网络中，因此具有较强的适用性。
附图说明
[0018]图1为本专利技术的存内计算单元的整体结构示意图。
具体实施方式
[0019]以下结合附图和具体实施例对本专利技术的技术方案作进一步说明。
[0020]如图1所示，本专利技术的一种精度可配置的多比特全数字存内计算单元，包括至少一个存内计算单元，每个存内计算单元包括：
[0021]4行、2列的SRAM存储单元，每一行为一级存储单元；
[0022]每个SRAM存储单元连接一个精度控制模块；
[0023]每行中的两个SRAM存储单元连接一个串行进位加法器，所述串行进位加法器的输入为精度控制模块的输出；第一级至第三级的串行进位加法器连接上级的串行进位加法器；
[0024]串行进位加法器每一级的进位输出与下一级的进位输入相连，每一级的和位输出为OUT，所述串行进位加法器为4b it，最终得到OUT<4:0>；
[0025]所述SRAM存储单元包括两个交叉耦合的反相器和两个导通的N管，共包括6个晶体
管，每个SRAM存储单元存储1b it权重信息，每一列存储一个4b it权重，其中从上到下依次为MSB，2
nd MSB，3
rd MSB，LSB。
[0026]两个反相器首尾相接，组成数据锁存结构，每个SRAM存储单元中的两个N管栅极由同一字线WL控制，源端接位线一BL和位线二BLB，漏端接反相器，同一行的SRAM存储单元使用同一字线，同一列的SRAM存储单元使用同一位线；
[0027]WL<3:0>为字线信号，BL<1:0>和BLB本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种精度可配置的多比特全数字存内计算单元，其特征在于，包括至少一个存内计算单元，每个存内计算单元包括：4行、2列的SRAM存储单元，每一行为一级存储单元；每个SRAM存储单元连接一个精度控制模块；每行中的两个SRAM存储单元连接一个串行进位加法器，所述串行进位加法器的输入为精度控制模块的输出；第一级至第三级的串行进位加法器连接上级的串行进位加法器；串行进位加法器每一级的进位输出与下一级的进位输入相连。2.根据权利要求1所述的一种精度可配置的多比特全数字存内计算单元，其特征在于，所述SRAM存储单元包括两个交叉耦合的反相器和两个导通的N管，每个SRAM存储单元存储1bit权重信息，每一列存储一个4bit权重；两个反相器首尾相接，组成数据锁存结构，每个SRAM存储单元中的两个N管栅极由同一字线WL控制，源端接位线一BL和位线二BLB，漏端接反相器，同一行的SRAM存储单元使用同一字线，同一列的SRAM存储单元使用同一位线。3.根据权利要求1所述的一种精度可配置的多比特全数字存内计算单元，其特征在于，对于第一级存储单元，所述精度控制模块包括一个与门，用于进行按位乘法，第一与门的输出连接到相应的串行进位加法器的输入；对于第二级至第四级存储单元的精度控制模块包括第一与门和第二与门，所述第一与门的输入为权重和输入激励，输出为按位乘法结果，所述第二与门的输入为按位乘法结果和精度控制信号，输出为受精度控制的按位乘法结果，第二与门的输出连接到相应的串行进位加法器的输入。4.根据权利要求3所述的一种精度可配置的多比特全数字存内计算单元，其特征在于：BIT4、BIT3、BIT2分别为第四级、第三级、第二级存储单元中内部产生的精度控制信号四、精度控制信号三、精度控制信号二；WP&lt...

【专利技术属性】
技术研发人员：乔树山，曹景楠，游恒，尚德龙，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：