全加器、芯片、板卡及电子设备制造技术

本申请实施例提供了一种全加器、芯片、板卡及电子设备，涉及集成电路技术领域。该全加器包括：多级全加器和至少一个逻辑电路，其中，各级全加器的输出端与至少一个逻辑电路中的第一逻辑电路的输入端连接；多级全加器同时进行全加，并将全加后的信号输入第一逻辑电路生成全加器的和输出信号和进位输出信号。本申请实施例中的全加器在完成一次全加时，由于多级全加器同时工作，因此从输入信号到产生输出信号的延时相较于现有2bit全加器完成一次全加的延时更低，能够适用于更高速的应用。能够适用于更高速的应用。能够适用于更高速的应用。

【技术实现步骤摘要】
全加器、芯片、板卡及电子设备


[0001]本申请涉及集成电路
，具体而言，本申请涉及一种全加器、芯片、板卡及电子设备。

技术介绍

[0002]全加器(full
‑
adder)是一种广泛用于集成电路的基本电路单元模块，其作用是进行将数字输入信号以及进位输入信号进行二进制加法，生成输出信号和以及进位输出信号。
[0003]现有的2bit全加器是由两个1bit全加器级联构成的，假设每一个全加器从输入信号到产生输出信号的延时为Ts(根据工艺不同，大小通常为几百ps到几ns量级)，那么，2bit全加器从输入到输出的总延时为2Ts，延时过大，不适合高速应用。

技术实现思路

[0004]本申请实施例提供了一种全加器、芯片、板卡及电子设备。
[0005]根据本申请实施例的第一方面，提供了一种全加器，包括：
[0006]多级全加器和至少一个逻辑电路，其中，各级全加器的输出端与所述至少一个逻辑电路中的第一逻辑电路的输入端连接；
[0007]所述多级全加器包括：
[0008]第一级全加器，其用于基于数字信号的高位输入信号及进位输入信号，生成第一高位和信号及第一进位信号；
[0009]第二级全加器，其用于基于数字信号的高位输入信号及进位输入信号，生成第二高位和信号及第二进位信号；
[0010]第三级全加器，其用于基于数字信号的低位输入信号及进位输入信号，生成低位和信号及进位相关信号；
[0011]所述第一逻辑电路，其用于基于第一高位和信号、第二高位和信号及进位相关信号生成全加器的高位和输出信号，并基于第一进位信号、第二进位信号及进位相关信号生成全加器的进位输出信号。
[0012]在又一个可能的实现方式中，所述至少一个逻辑电路还包括第二逻辑电路，其中，
[0013]所述第三级全加器的信号输出端连接所述第二逻辑电路的输入端；
[0014]所述第二逻辑电路，其用于基于所述低位和信号生成所述全加器的低位和输出信号。
[0015]在另一个可能的实现方式中，所述第二逻辑电路包括第三PMOS管，所述第三级全加器的信号输出端连接所述第三PMOS管的漏极，所述第三PMOS管的栅极接地，所述第三PMOS管的源极用于输出所述全加器的低位和输出信号；
[0016]或者，
[0017]所述第二逻辑电路包括第五NMOS管，所述第三级全加器的信号输出端连接所述第
五NMOS管的源极，所述第五NMOS管的栅极接参考电源，所述第五NMOS管的漏极用于输出所述全加器的低位和输出信号。
[0018]在另一个可能的实现方式中，所述第一逻辑电路包括：第一NMOS管和第二NMOS管，以及，第一PMOS管和第二PMOS管，其中，
[0019]所述第三级全加器的进位输出端分别与所述第一NMOS管、所述第二NMOS管、所述第一PMOS管和所述第二PMOS管的栅极连接；
[0020]所述第一级全加器的信号输出端连接所述第一NMOS管的源极，所述第一级全加器的进位输出端连接所述第二NMOS管的源极；
[0021]所述第二级全加器的信号输出端连接所述第一PMOS管的漏极，所述第二级全加器的进位输出端连接所述第二PMOS管的漏极；
[0022]所述第一NMOS管的漏极与所述第一PMOS管的源极连接，用于输出所述全加器的高位和输出信号；
[0023]所述第二NMOS管的漏极与所述第二PMOS管的源极连接，用于输出所述全加器的进位输出信号。
[0024]在另一个可能的实现方式中，所述第一级全加器的进位输入端接参考电源，则所述第二级全加器进位输入端接地。
[0025]在另一个可能的实现方式中，所述第一逻辑电路包括：第四PMOS管、第五PMOS管、第三NMOS管和第四NMOS管，以及反相器，其中，
[0026]所述第三级全加器的进位输出端与所述反相器的输入端连接；
[0027]所述反相器的输出端分别与所述第四PMOS管、所述第五PMOS管、所述第三NMOS管和所述第四NMOS管的栅极连接；
[0028]所述第一级全加器的信号输出端连接所述第四PMOS管的漏极，所述第一级全加器的进位输出端连接所述第五PMOS管的漏极；
[0029]所述第二级全加器的信号输出端连接所述第三NMOS管的源极，所述第二级全加器的进位输出端连接所述第四NMOS管的源极；
[0030]所述第四PMOS管的源极与所述第三NMOS管的漏极连接，用于输出所述全加器的高位和输出信号；
[0031]所述第五PMOS管的源极与所述第四NMOS管的漏极连接，用于输出所述全加器的进位输出信号。
[0032]在另一个可能的实现方式中，所述第一级全加器的进位输入端接地，则所述第二级全加器进位输入端接参考电源。
[0033]在另一个可能的实现方式中，若所述进位相关信号为高电平，所述第一高位和信号被输出作为所述全加器的高位和输出信号，且，所述第一进位信号被输出作为所述全加器的进位输出信号；
[0034]若所述进位相关信号为低电平，所述第二高位和信号被输出作为所述全加器的高位和输出信号，且，所述第二进位信号被输出作为所述全加器的进位输出信号。
[0035]根据本申请实施例的第二方面，提供了一种芯片，包括：
[0036]一个或多个如上述第一方面所述的全加器，以及通用互联接口和处理装置，其中，
[0037]所述全加器用于通过所述通用互联接口从所述处理装置获取待处理数据，并对所
述待处理数据进行全加后将结果通过所述通用互联接口传递给所述处理装置。
[0038]在一个可能的实现方式中，还包括：
[0039]存储装置，该存储装置分别与所述全加器和所述处理装置连接，用于保存所述全加器和所述处理装置的数据。
[0040]根据本申请实施例的第三方面，提供了一种板卡，包括：存储器件、接收装置和控制器件以及如上述第二方面所述的芯片；
[0041]其中，所述芯片与所述存储器件、所述控制器件以及所述接收装置分别连接；
[0042]所述存储器件，用于存储数据；
[0043]所述接收装置，用于实现所述芯片与外部设备之间的数据传输；
[0044]所述控制器件，用于对所述芯片的状态进行监控。
[0045]根据本申请实施例的第四方面，提供了一种电子设备，包括：如上述第三方面所述的板卡。
[0046]本申请实施例中的全加器在完成一次全加时，由于多级全加器同时工作，因此从输入信号到产生输出信号的延时相较于现有2bit全加器完成一次全加的延时更低，能够适用于更高速的应用。
附图说明
[0047]为了更清楚地说明本申请实施例中的技术方案，下面将对本申请实施例描述中所需要使用的附图作简单地介绍。
[0048]图1A为相关技术中的全加器的示意图；
[0049]图1B为相关技术中的全加器的真值表；
[00本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种全加器，其特征在于，包括：多级全加器和至少一个逻辑电路，其中，各级全加器的输出端与所述至少一个逻辑电路中的第一逻辑电路的输入端连接；所述多级全加器包括：第一级全加器，其用于基于数字信号的高位输入信号及进位输入信号，生成第一高位和信号及第一进位信号；第二级全加器，其用于基于数字信号的高位输入信号及进位输入信号，生成第二高位和信号及第二进位信号；第三级全加器，其用于基于数字信号的低位输入信号及进位输入信号，生成低位和信号及进位相关信号；所述第一逻辑电路，其用于基于第一高位和信号、第二高位和信号及进位相关信号生成全加器的高位和输出信号，并基于第一进位信号、第二进位信号及进位相关信号生成全加器的进位输出信号。2.根据权利要求1所述的全加器，其特征在于，所述至少一个逻辑电路还包括第二逻辑电路，其中，所述第三级全加器的信号输出端连接所述第二逻辑电路的输入端；所述第二逻辑电路，其用于基于所述低位和信号生成所述全加器的低位和输出信号。3.根据权利要求2所述的全加器，其特征在于，所述第二逻辑电路包括第三PMOS管，所述第三级全加器的信号输出端连接所述第三PMOS管的漏极，所述第三PMOS管的栅极接地，所述第三PMOS管的源极用于输出所述全加器的低位和输出信号；或者，所述第二逻辑电路包括第五NMOS管，所述第三级全加器的信号输出端连接所述第五NMOS管的源极，所述第五NMOS管的栅极接参考电源，所述第五NMOS管的漏极用于输出所述全加器的低位和输出信号。4.根据权利要求1
‑
3中任一项所述的全加器，其特征在于，所述第一逻辑电路包括：第一NMOS管和第二NMOS管，以及，第一PMOS管和第二PMOS管，其中，所述第三级全加器的进位输出端分别与所述第一NMOS管、所述第二NMOS管、所述第一PMOS管和所述第二PMOS管的栅极连接；所述第一级全加器的信号输出端连接所述第一NMOS管的源极，所述第一级全加器的进位输出端连接所述第二NMOS管的源极；所述第二级全加器的信号输出端连接所述第一PMOS管的漏极，所述第二级全加器的进位输出端连接所述第二PMOS管的漏极；所述第一NMOS管的漏极与所述第一PMOS管的源极连接，用于输出所述全加器的高位和输出信号；所述第二NMOS管的漏极与所述第二PMOS管的源极连接，用于输出所述全加器的进位输出信号。5.根据权利要求4所述的全加器，其特征在于，所述第一级全加器的进位输入端接参考电...

【专利技术属性】
技术研发人员：何力，
申请(专利权)人：北京奕斯伟计算技术股份有限公司，
类型：发明
国别省市：