半导体器件、半导体结构及其形成方法技术

本发明专利技术的实施例描述了具有非对称源极/漏极(S/D)设计的半导体器件。该半导体器件包括位于衬底上的多个半导体层、环绕多个半导体层的栅极结构，位于多个半导体层之间并且与栅极结构的第一侧接触的内部间隔件结构，以及与栅极结构的第二侧接触的外延层。第二侧与第一侧相对。本发明专利技术的实施例还提供了半导体结构和形成半导体结构的方法。成半导体结构的方法。成半导体结构的方法。

【技术实现步骤摘要】
半导体器件、半导体结构及其形成方法


[0001]本专利技术的实施例涉及半导体器件、半导体结构及其形成方法。

技术介绍

[0002]随着半导体技术的进步，对更高储存容量、更快处理系统、更高性能和更低成本的需求不断增加。为了满足这些需求，半导体行业不断按比例缩小半导体器件的尺寸，诸如金属氧化物半导体场效应晶体管(MOSFET)，包括平面MOSFET和鳍式场效应晶体管(finFET)。这种按比例缩小增加了半导体制造工艺的复杂性并且增加了半导体器件中缺陷控制的难度。

技术实现思路

[0003]本专利技术的一些实施例提供了一种半导体结构，该半导体结构包括：多个半导体层，位于衬底上；栅极结构，环绕多个半导体层；内部间隔件结构，位于多个半导体层之间并且与栅极结构的第一侧接触；以及外延层，与栅极结构的第二侧接触，其中，第二侧与第一侧相对。
[0004]本专利技术的另一些实施例提供了一种半导体器件，该半导体器件包括：多个沟道结构，位于衬底上；栅极结构，环绕多个沟道结构；内部间隔件结构，与栅极结构接触，并且与多个沟道结构的第一端部相邻；栅极间隔件，位于栅极结构的侧壁上并且位于多个沟道结构之上；以及外延层，与栅极结构和多个沟道结构的第二端部接触，其中，第二端部与第一端部相对。
[0005]本专利技术的又一些实施例提供了一种形成半导体结构的方法，该方法包括：在衬底上形成多个半导体层，其中，多个半导体层包括以交替配置堆叠的第一组半导体层和第二组半导体层；在多个半导体层的第一端部处，用内部间隔件结构替换第一组半导体层的部分；形成与衬底和多个半导体层的第二端部接触的外延层，其中，第二端部与第一端部相对；以及形成与内部间隔件结构接触的第一源极/漏极结构并且在外延层上形成第二源极/漏极结构。
附图说明
[0006]当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的方面。
[0007]图1示出了根据一些实施例的具有非对称源极/漏极(S/D)设计的半导体器件的等距视图。
[0008]图2示出了根据一些实施例的具有非对称S/D设计的半导体器件的截面图。
[0009]图3是根据一些实施例的制造具有非对称S/D设计的半导体器件的方法的流程图。
[0010]图4至图17示出了根据一些实施例的具有非对称S/D设计的半导体器件的截面图。
[0011]图18至图22示出了根据一些实施例的具有另一非对称S/D设计的半导体器件的截面图。
[0012]图23至图27示出了根据一些实施例的具有又一非对称S/D设计的半导体器件的截面图。
[0013]现在将参考附图描述示出的实施例。在附图中，类似的附图标号通常表示同样的、功能类似的和/或结构类似的元件。
具体实施方式
[0014]以下公开内容提供了许多用于所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制。例如，以下描述中，在第二部件上方形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括可以在第一部件和第二部件之间形成的额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文所使用的，在第二部件上形成第一部件意味着第一部件形成为与第二部件直接接触。此外，本专利技术可以在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0015]而且，为便于描述，在此可以使用诸如“在
…
下面”、“在
…
之下”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
[0016]应注意，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“示例性”等的引用表示所描述的实施例可以包括特定部件、结构或特性，但每个实施例可能不一定包括特定的部件、结构或特性。此外，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定部件、结构或特性时，无论是否明确描述，结合其他实施例来实现这种部件、结构或特性都在本领域技术人员的知识范围内。
[0017]应当理解，本文中的措辞或术语是出于描述而非限制的目的，使得相关领域的技术人员应根据这里的教导可以解释本说明书的术语或措辞。
[0018]在一些实施例中，术语“约”和“基本上”可以表示在值的20％内(例如，值的
±
1％、
±
2％、
±
3％、
±
4％、
±
5％、
±
10％、
±
20％)变化的给定量的值。这些值仅是实例而不是限制性的。术语“约”和“基本上”可以指相关领域技术人员根据本文的教导解释的值的百分比。
[0019]随着半导体技术的进步，已经引入多栅极器件以通过增加栅极
‑
沟道耦合、降低断态电流和减少短沟道效应(SCE)来改善栅极控制。一种这样的多栅极器件是纳米结构晶体管，它包括全环栅场效应晶体管(GAA FET)、纳米片晶体管、纳米线晶体管、多桥沟道晶体管、纳米带晶体管和其他类似结构的晶体管。纳米结构晶体管以堆叠的纳米片/纳米线配置的方式提供沟道。GAA FET器件的名称来源于栅极结构可以在沟道周围延伸并且可以在沟道的多个侧上提供沟道的栅极控制。纳米结构晶体管器件与MOSFET制造工艺兼容，并且它们的结构允许它们在保持栅极控制和减轻SCE的同时进行缩放。
[0020]随着对半导体器件的更低功耗、更高性能和更小面积(统称为“PPA”)的需求不断增加，纳米结构晶体管器件可能具有它们的挑战。例如，纳米结构晶体管器件可以在栅极结
构和源极/漏极(S/D)结构之间具有内部间隔件结构以降低寄生电容。在p型纳米结构晶体管器件中，嵌入式硅锗(SiGe)应力源(例如S/D结构)可以用来增加器件电流并提高器件性能。然而，位错缺陷可以形成在具有内部间隔件结构的纳米结构晶体管器件的S/D结构中。S/D缺陷可以松弛对沟道施加的应变，使器件电流降低，并损害纳米结构晶体管器件的器件性能。同时，在没有内部间隔件结构的情况下，可以降低S/D结构中的位错缺陷，同时S/D结构与栅极结构之间的寄生电容增加。寄生电容的增加可能会使器件性能降低。
[0021]本专利技术中的各个实施例提供了形成集成电路(IC)中的纳米结构晶体管器件(例如，GAA FET)和/或其他半导体器件的非对称源极/漏极(S/D)设计的示例性方法。纳米结构晶体管器件可以具有多个纳米结构沟道和环绕纳米结构沟道的栅极结构。内部间隔件结构可以与栅极结构的第一侧接触，并且内部间隔件结构可以设置在栅极结构和第一S/D结构之间。外延层可以与栅极结构的第二侧接触，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：多个半导体层，位于衬底上；栅极结构，环绕所述多个半导体层；内部间隔件结构，位于所述多个半导体层之间并且与所述栅极结构的第一侧接触；以及外延层，与所述栅极结构的第二侧接触，其中，所述第二侧与所述第一侧相对。2.根据权利要求1所述的半导体结构，其中，所述外延层与所述衬底接触。3.根据权利要求1所述的半导体结构，还包括与所述外延层接触的源极/漏极(S/D)结构。4.根据权利要求1所述的半导体结构，还包括：额外的外延层，与所述多个半导体层和所述内部间隔件结构接触；以及源极/漏极结构，与所述额外的外延层和所述内部间隔件结构接触。5.根据权利要求1所述的半导体结构，还包括：第一源极/漏极结构，与所述内部间隔件结构和所述多个半导体层接触；以及第二源极/漏极结构，与所述外延层接触。6.根据权利要求1所述的半导体结构，其中，所述内部间隔件结构由所述多个半导体层的端部部分环绕。7.根据权利要求1所述的半导体结构，其中，所述多个半导体层的端...

【专利技术属性】
技术研发人员：王志庆，谢文兴，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：