一种并联MOS管、差分对、布图方法及集成电路技术

本发明专利技术公开了一种并联MOS管、差分对、布图方法及集成电路，其中一种并联MOS管包括n个直线并联结构，每个直线并联结构包括沿第一方向排列的m个MOS管；所述n个直线并联结构沿第二方向排列；其中，所述m个MOS管的源极通过第一金属条连接、漏极通过第二金属条连接；相邻的直线并联结构的第一金属条相邻设置，或相邻的直线并联结构的第二金属条相邻设置；n和m均为大于等于2的整数；所述n个直线并联结构的第一金属条相互连接，所述n个直线并联结构的第二金属条相互连接，使所述n个直线并联结构共同构成并联MOS管。本发明专利技术通过改进MOS管连接结构，可使并联MOS管及相关集成电路工作在更高的频率，同时增加增益。同时增加增益。同时增加增益。

【技术实现步骤摘要】
一种并联MOS管、差分对、布图方法及集成电路


[0001]本专利技术涉及集成电路
，具体而言，涉及一种并联MOS管、差分对、布图方法及集成电路。

技术介绍

[0002]差分电路是具有“对共模信号抑制，对差模信号放大”特征的电路。该电路的输入端是两个信号的输入，这两个信号的差值，为电路有效输入信号，电路的输出是对这两个输入信号之差的放大。如果存在干扰信号，会对两个输入信号产生相同的干扰，通过二者之差，干扰信号的有效输入为零，这就达到了抗共模干扰的目的。
[0003]差分对（Differential Pair）广泛应用于电路系统中，用于差分信号的放大。随着信号频率越来越高，对差分对的性能要求也越来越高。期望差分对的增益能提高，同时又期望差分对能支持更高频率的传输。
[0004]在电路系统中，MOS管为四端口器件分别为栅端（gate,g），源端（source，s），漏端（drain,d），衬底（bulk,b）。在实际应用中，MOS管最大工作频率fmax为：；其中：Rgate为栅极电阻，Cgg为栅极电容；Rsource为源极电阻，Css为源极电容；Rdrain为漏极电阻，Cdd为漏极电容。在电路系统中，期望fmax越大越好，最好能接近fT（MOS管的截止工作频率），可见减小漏极与源极之间的电容，可以使得差分对工作在更高的频率。

技术实现思路

[0005]为了提高差分对的工作频率和增益，本专利技术提供一种并联MOS管、差分对、布图方法及集成电路，通过改进MOS管连接结构，可使并联MOS管及相关集成电路工作在更高的频率，同时增加增益。
[0006]具体的，本专利技术的技术方案如下：第一方面，本专利技术公开一种并联MOS管，用于集成电路，其特征在于，包括n个直线并联结构，每个直线并联结构包括沿第一方向排列的m个MOS管；所述n个直线并联结构沿第二方向排列；其中，所述m个MOS管的源极通过第一金属条连接、漏极通过第二金属条连接；相邻的直线并联结构的第一金属条相邻设置，或相邻的直线并联结构的第二金属条相邻设置；n和m均为大于等于2的整数；所述n个直线并联结构的第一金属条相互连接，所述n个直线并联结构的第二金属条相互连接，使所述n个直线并联结构共同构成并联MOS管。
[0007]在一些实施方式中，所述第二方向为多层芯片结构的层叠方向，所述n个直线并联结构的第一金属条和第二金属条分别通过通孔相互连接。
[0008]第二方面，本专利技术还公开一种差分对，所述差分对包括第一MOS管和第二MOS管，所述第一MOS管和所述第二MOS管均为权利要求1或2所述的并联MOS管；
其中，所述第一MOS管的源极、漏极之一和所述第二MOS管的源极、漏极之一连接。
[0009]在一些实施方式中，两个所述并联MOS管沿第三方向并列设置，所述第一方向、所述第二方向、所述第三方向两两相互垂直。
[0010]在一些实施方式中，所述第一MOS管和所述第二MOS管具有相同数量且一一并列设置的直线并联结构。
[0011]在一些实施方式中，所述差分对为NMOS管差分对，所述第一MOS管的第一金属条和所述第二MOS管的第一金属条一一并列设置且相互连接；或，所述差分对为PMOS管差分对，所述第一MOS管的第二金属条和所述第二MOS管的第二金属条一一并列设置且相互连接。
[0012]第三方面，本专利技术还公开一种集成电路的布图方法，用于形成并联MOS管，其特征在于，包括步骤：将m个MOS管沿第一方向排列构成直线并联结构；将n个直线并联结构沿第二方向排列，构成并联阵列；将直线并联结构的m个MOS管的源极通过第一金属条连接、漏极通过第二金属条连接；将相邻的直线并联结构的第一金属条相邻设置，或将相邻的直线并联结构的第二金属条相邻设置；将所述n个直线并联结构的第一金属条相互连接，将所述n个直线并联结构的第二金属条相互连接，使所述n个直线并联结构共同构成并联MOS管；其中，n和m均为大于等于2的整数。
[0013]在一些实施方式中，所述第二方向为多层芯片结构的层叠方向，所述n个直线并联结构的第一金属条通过通孔连接；所述n个直线并联结构的第二金属条通过通孔连接。
[0014]在一些实施方式中，还包括步骤：将两个所述并联MOS管并列设置，且两个所述并联MOS管具有相同数量且一一并列设置的直线并联结构；其中，一个并联MOS管的第一金属条和第二金属条之一和另一个并联MOS管的第一金属条和第二金属条之一，一一并列设置且相互连接。
[0015]第四方面，本专利技术还公开一种集成电路，其特征在于，包括上述任一实施方式中所述的并联MOS管。
[0016]与现有技术相比，本专利技术至少具有以下一项有益效果：1、提出了一种并联MOS管的结构，该结构适用于集成电路，可提高电路的功率和效率，增加电路的可靠性。
[0017]2、提出了一种差分对结构，对差分对电路的版图结构做出了改进，将相邻两层中性质相同的两个金属条设计在一起，减小了并联MOS管结构总体的电容，可有效提高并联MOS管工作频率，同时提高了差分对工作频率。每一层的所述子电路的所述源极金属条通过金属通孔并联，提高了差分对增益。
[0018]3、提出了一种集成电路布局方法，该集成电路的版图可以拼接扩大，设计多层子电路，每一层子电路中可以设计多个MOS管并联，可以显著减小源极端与漏极端产生的电容，使得并联MOS管和差分对可以工作在更高的频率。且并联的MOS管越多，产生的运放增益
越大。
附图说明
[0019]下面将以明确易懂的方式，结合附图说明优选实施方式，对本专利技术的上述特性、技术特征、优点及其实现方式予以进一步说明。
[0020]图1为传统并联MOS管结构的连接示意版图；图2为本专利技术提供的改进后的一种并联MOS管结构的连接示意版图；图3为传统的差分对的结构剖面图；图4为本专利技术提供的改进后的一种差分对的结构剖面图；图5为本专利技术提供的一种差分对结构的等效电路图；图6为本专利技术提供的改进后的一种差分对结构的连接示意版图。
具体实施方式
[0021]以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其他实施例中也可以实现本申请。在其他情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。
[0022]应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”指示所述描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其他特征、整体、步骤、操作、元素、组件和/或集合的存在或添加。
[0023]为使图面简洁，各图中只示意性地表示出了与专利技术相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种并联MOS管，用于集成电路，其特征在于，包括n个直线并联结构，每个直线并联结构包括沿第一方向排列的m个MOS管；所述n个直线并联结构沿第二方向排列；其中，所述m个MOS管的源极通过第一金属条连接、漏极通过第二金属条连接；相邻的直线并联结构的第一金属条相邻设置，或相邻的直线并联结构的第二金属条相邻设置；n和m均为大于等于2的整数；所述n个直线并联结构的第一金属条相互连接，所述n个直线并联结构的第二金属条相互连接，使所述n个直线并联结构共同构成并联MOS管。2.如权利要求1所述的并联MOS管，其特征在于，所述第二方向为多层芯片结构的层叠方向，所述n个直线并联结构的第一金属条通过通孔连接；所述n个直线并联结构的第二金属条通过通孔连接。3.一种差分对，其特征在于，所述差分对包括第一MOS管和第二MOS管，所述第一MOS管和所述第二MOS管均为权利要求1或2所述的并联MOS管；其中，所述第一MOS管的源极、漏极之一和所述第二MOS管的源极、漏极之一连接。4.如权利要求3所述的差分对，其特征在于，两个所述并联MOS管沿第三方向并列设置，所述第一方向、所述第二方向、所述第三方向两两相互垂直。5.如权利要求3或4所述的差分对，其特征在于，所述第一MOS管和所述第二MOS管具有相同数量且一一并列设置的直线并联结构。6.如权利要求5所述的差分对，其特征在于，所述差分对为NMOS管差分对，所述第一MOS管的第一金属条...

【专利技术属性】
技术研发人员：周立人，
申请(专利权)人：上海韬润半导体有限公司，
类型：发明
国别省市：