【技术实现步骤摘要】
本专利技术涉及信号领域，进一步的涉及一种基于寄存器的时序收敛结构、时序收敛验证方法及数模混合芯片。
技术介绍
1、现有的时序收敛方法需要前后端一起尝试方案达到收敛条件：在设计之初，由于面积、布局、噪声等影响，无法准确估计时钟树及寄存器链的级联长度，需要在项目较晚期的时候才能确定。修改代码重新综合的花费时间会引入大量迭代时间。
2、当寄存器数据量达到一定程度时，会引入大量的功耗和面积的浪费：现有的数模设计方案中，接口可能多达几千位的宽度，引入多级的时序收敛用的寄存器，会引入多达几百毫瓦的动态功耗。
技术实现思路
1、为了解决上述技术问题，本专利技术提供一种基于寄存器的时序收敛结构、时序收敛方法以及数模混合芯片，减少了时序收敛功耗，并提高了芯片利用率。
2、具体的，本专利技术的技术方案如下：
3、一种基于寄存器的时序收敛结构，包括：
4、一组启动标志位寄存器，串联在模拟侧和数字侧之间，且各个所述启动标志位寄存器依次连接；
5、至少一组缓存寄存器组，串联在所述模拟侧和所述数字侧之间；
6、至少一个多路选择器，所述多路选择器与所述缓存寄存器组一一对应，所述多路选择器连接所述缓存寄存器组的输出端，且各个所述多路选择器依次连接；
7、第一读取寄存器，所述第一读取寄存器的使能端连接一组所述启动标志位寄存器的输出端，所述第一读取寄存器的输出端连接每一个所述多路选择器；
8、至少一个第二读取寄存器，所述第
9、写地址寄存器，串联在所述模拟侧和所述数字侧之间。
10、设置一组启动标志位寄存器以及第一读取寄存器，其中启动标志位寄存器的输入端连接数字侧，启动标志位寄存器的输出端连接第一读取寄存器的使能端。当数字侧的数据进入启动标志位寄存器时，写地址寄存器开始将数字侧数据写入缓存寄存器中；当数字侧的数据通过启动标志位寄存器进入第一读取寄存器时，第二读取寄存器通过多路选择器读取对应的缓存寄存器所缓存的数据。由于本实施例中只有第一级缓存寄存器和第二读取寄存器会引入翻转，大大降低了时序收敛的功耗。同时，使用的寄存器的个数以及时钟树数量相比传统方案大大减少，提高了数模混合芯片的利用率，减少了资源浪费。
11、在一些实施方式中，各个所述启动标志位寄存器的时钟树长度逐级递减。
12、在一些实施方式中，所述写地址寄存器用于将所述数字侧发送的数据写入所述缓存寄存器组中的其中一列缓存寄存器中。
13、在一些实施方式中，所述第二读取寄存器，用于通过所述多路选择器选择对应的所述缓存寄存器组中其中一列缓存寄存器所缓存的数据进行读取。
14、在一些实施方式中，所述缓存寄存器组的时钟树长度与所述数字侧输入数据功能所在时钟域保持一致，所述第二读取寄存器时钟树长度和所述第一读取寄存器时钟树长度与所述模拟侧输入数据功能所在时钟域保持一致。
15、本专利技术还提供一种时序收敛验证方法，应用于前述实施方式所述的基于寄存器的时序收敛结构，其特征在于，包括步骤：
16、通过所述数字侧将第一初始数据发送至所述启动标志位寄存器，所述第一初始数据为启动信号；
17、当所述启动标志位寄存器接收到所述第一初始数据时，控制所述写地址寄存器将第二初始数据写入所述缓存寄存器组中；
18、控制所述启动标志位寄存器将所述第一初始数据发送至第一读取寄存器；
19、当所述第一读取寄存器接收到所述第一初始数据时，控制所述第二读取寄存器经过第一预设时间读取所述缓存寄存器组缓存的第二初始数据；
20、在一组所述启动标志位寄存器和所述第一读取寄存器通过预设的时序收敛模型完成时序收敛时，根据一组所述启动标志位寄存器和所述第一读取寄存器完成时序收敛过程中的第一时序拍数，确定静态时序分析的约束；
21、根据所述静态时序分析的约束、所述缓存寄存器组缓存的第二初始数据以及所述第二读取寄存器读取的第二初始数据，判断所述的基于寄存器的时序收敛结构是否时序违例；
22、若没有时序违例，则判断所述的基于寄存器的时序收敛结构时序收敛成功。
23、通过将启动标志位寄存器和第一读取寄存器通过计算流程构建时序收敛模型，通过工具自动的使缓存寄存器组根据时序收敛模型执行时序收敛操作。大大减轻了开发人员的工作压力，提高了芯片的利用率以及进一步降低了时序收敛功耗。
24、在一些实施方式中，所述的控制所述第二读取寄存器经过第一预设时间读取所述缓存寄存器组缓存的第二初始数据之后，还包括步骤：
25、根据所述缓存寄存器组的列数设置时序收敛窗口；
26、在预设环境下，根据所述时序收敛窗口判断所述缓存寄存器组缓存的第二初始数据与所述第二读取寄存器读取的第二初始数据是否一致；
27、若一致，则判断所述的基于寄存器的时序收敛结构时序收敛成功。
28、在一些实施方式中，所述的控制所述写地址寄存器将第二初始数据写入所述缓存寄存器组中，具体包括步骤：
29、控制所述写地址寄存器将第二初始数据中的部分数据写入所述缓存寄存器组中其中一列缓存寄存器。
30、在一些实施方式中，所述的控制所述第二读取寄存器经过第一预设时间读取所述缓存寄存器组缓存的第二初始数据，具体包括步骤：
31、控制所述第二读取寄存器通过所述多路选择器选择对应的所述缓存寄存器组中其中一列缓存寄存器所缓存的部分第二初始数据进行读取。
32、本专利技术还提供一种数模混合芯片，包括前述实施方式所述的时序收敛结构。
33、与现有技术相比，本专利技术至少具有以下一项有益效果：
34、1、设置一组启动标志位寄存器以及第一读取寄存器，其中启动标志位寄存器的输入端连接数字侧，启动标志位寄存器的输出端连接第一读取寄存器的使能端。当数字侧的数据进入启动标志位寄存器时，写地址寄存器开始将数字侧数据写入缓存寄存器中；当数字侧的数据通过启动标志位寄存器进入第一读取寄存器时，第二读取寄存器通过多路选择器读取对应的缓存寄存器所缓存的数据。由于本实施例中只有第一级缓存寄存器和第二读取寄存器会引入翻转，大大降低了时序收敛的功耗。同时，使用的寄存器的个数以及时钟树数量相比传统方案大大减少，降低了数模混合芯片面积，并提高了数模混合芯片的利用率，减少了资源浪费。同时大幅降低了时序收敛的人工设计复杂度，减少了芯片使用功耗。
35、2、通过将启动标志位寄存器和第一读取寄存器通过计算流程构建时序收敛模型，确定静态时序分析约束。通过静态时序分析工具自动的判断时序收敛结构是否成功完成时序收敛。大大减轻了开发人员的工作压力，提高了芯片的利用率以及进一步降低了时序收敛功耗。
36、附图说明
37、下面将以明确易懂的方式本文档来自技高网...
【技术保护点】
1.一种基于寄存器的时序收敛结构，其特征在于，包括：
2.根据权利要求1所述的基于寄存器的时序收敛结构，其特征在于，各个所述启动标志位寄存器的时钟树长度逐级递减。
3.根据权利要求1所述的基于寄存器的时序收敛结构，其特征在于，所述写地址寄存器用于将所述数字侧发送的数据写入所述缓存寄存器组中的其中一列缓存寄存器中。
4.根据权利要求3所述的基于寄存器的时序收敛结构，其特征在于，所述第二读取寄存器，用于通过所述多路选择器选择对应的所述缓存寄存器组中其中一列缓存寄存器所缓存的数据进行读取。
5.根据权利要求1所述的基于寄存器的时序收敛结构，其特征在于，所述缓存寄存器组的时钟树长度与所述数字侧输入数据功能所在时钟域保持一致，所述第二读取寄存器时钟树长度和所述第一读取寄存器时钟树长度与所述模拟侧输入数据功能所在时钟域保持一致。
6.一种时序收敛验证方法，应用于权利要求1-5任一项所述的基于寄存器的时序收敛结构，其特征在于，包括步骤：
7.根据权利要求6所述的时序收敛验证方法，其特征在于，所述的控制所述第二读取寄存器经过
8.根据权利要求6所述的时序收敛验证方法，其特征在于，所述的控制所述写地址寄存器将第二初始数据写入所述缓存寄存器组中，具体包括步骤：
9.根据权利要求6所述的时序收敛验证方法，其特征在于，所述的控制所述第二读取寄存器经过第一预设时间读取所述缓存寄存器组缓存的第二初始数据，具体包括步骤：
10.一种数模混合芯片，其特征在于，包括权利要求1-5任一项所述的基于寄存器的时序收敛结构。
...【技术特征摘要】
1.一种基于寄存器的时序收敛结构，其特征在于，包括：
2.根据权利要求1所述的基于寄存器的时序收敛结构，其特征在于，各个所述启动标志位寄存器的时钟树长度逐级递减。
3.根据权利要求1所述的基于寄存器的时序收敛结构，其特征在于，所述写地址寄存器用于将所述数字侧发送的数据写入所述缓存寄存器组中的其中一列缓存寄存器中。
4.根据权利要求3所述的基于寄存器的时序收敛结构，其特征在于，所述第二读取寄存器，用于通过所述多路选择器选择对应的所述缓存寄存器组中其中一列缓存寄存器所缓存的数据进行读取。
5.根据权利要求1所述的基于寄存器的时序收敛结构，其特征在于，所述缓存寄存器组的时钟树长度与所述数字侧输入数据功能所在时钟域保持一致，所述第二读取寄存器时钟树长度和所述第一读取寄存器时钟树长度与所述模拟...
【专利技术属性】
技术研发人员：杜岩，姚绍雄，
申请(专利权)人：上海韬润半导体有限公司，
类型：发明
国别省市：
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