采用高压4H-SiC半导体材料的UMOSFET结构及其制造方法技术

本发明专利技术公开一种采用高压4H

【技术实现步骤摘要】
采用高压4H
‑
SiC半导体材料的UMOSFET结构及其制造方法


[0001]本专利技术涉及半导体
，特别是涉及一种高压的UMOSFET结构。

技术介绍

[0002]宽禁带半导体碳化硅(SiC)，因为具有禁带宽度大、热传导率高、临界击穿电场高、电子饱和速度高和抗辐射能力强等特点，成为研究大功率器件的重点材料。与此同时，因为碳化硅材料与硅集成电路工艺有很强的兼容性，所以其生产制造方面难度大大减小。目前国外对于碳化硅功率器件的研究和生产已经开展，碳化硅材料的功率器件在舰船、卫星、武器、通信、汽车、军事及民用方面的应用优势，是一些传统材料功率器件无法比拟的。
[0003]4H
‑
SiC能够成为在高频、高温、耐辐射以及高压大功率等特殊环境下应用的候选半导体材料有着其独特的优势，主要表现以下几点:
[0004](1)禁带宽度大：禁带宽度大是SiC半导体材料能够成为耐高温、抗辐射环境下的首选材料的主要原因。较大的禁带宽度使得材料的本征载流子浓度很低，并且还能够降低半导体内部载流子的本征激发。理论上，SiC半导体材料可以在1000℃下正常工作。即使在高温高辐射等特殊环境下，器件的本征载流子也不会有太多，可以降低本征载流子对器件特性的影响，使得器件能够更稳定的工作。
[0005](2)高的电子饱和速度：在高频应用环境下器件的特征频率和电子渡越时间成反比，电子饱和速度直接关系到高频器件的频率特性。从上表可以看到，SiC的电子饱和漂移速度为2.0
×
107cm/s，是Si材料的2倍。这么高的电子饱和速度，使得SiC基器件广泛应用在高速电子器件和高频器件环境中。
[0006](3)高的临界击穿电场：临界击穿电场是影响功率半导体器件的耐压能力的非常重要的参数。SiC半导体材料的临界击穿电场相对来说比较大，约为3MV/cm,是GaAs和Si材料的8
‑
10倍。在同样耐压条件下，与Si基器件的特征导通电阻相比，SiC基器件的特征导通电阻只是Si基器件的特征导通电阻的1\200～1\100，器件的导通损耗会有明显的降低。同理，在同样的特征导通电阻下，SiC基器件的击穿电压是Si基器件的10～20倍。
[0007](4)高热导率：高的热导率使得SiC基功率器件能够广泛的应用在高温、大功率环境下的另外一个非常重要因素。高的热导率意味着具有高的散热效率，有利于把功率器件在工作状态下所产生的热量快速的散发出去，不至于使器件因为温度过高而失效。
[0008]中国专利CN111799333A公开了一种具有电场调制区域的UMOSFET结构，包括由下到上依次层叠设置的N+衬底、N
‑
漂移区、电流扩展层、P
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体区，P
‑
体区上表并列设有N+源区和P+源区；还包括沟槽，沟槽贯穿N+源区、P
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体区、电流扩展层，沟槽底部位于N
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漂移区内；沟槽下方设有P+屏蔽层，沟槽内壁设有栅极氧化膜，栅极氧化膜内部设有栅极；P
‑
体区下方设有电场调制区域，电场调制区域贯穿所述电流扩展层，电场调制区域底部位于N
‑
漂移区内；电场调制区域与沟槽之间设有间隙；电场调制区域包括内嵌有P型区的N型区。该专利的缺点在于并未解决导栅氧电场过高的问题，未极大限度的保证器件的长期可靠性。

技术实现思路

[0009]本专利技术的主要目的是提供采用高压4H
‑
SiC半导体材料的UMOSFET结构，以解决现在有技术中存在的栅氧电场过高带来的器件失效以及导通电阻过大的问题，同时还能提升器件的击穿电压，提高器件的稳定性，达到优化器件性能的目的，使其更好的在大功率半导体器件之中运用。
[0010]为实现上述目的，本专利技术提供了如下方案：本专利技术提供采用高压4H
‑
SiC半导体材料的UMOSFET结构，其特征在于：包括自下而上依次设置的漏极、N+衬底、第一N
‑
漂移区、p/n交替缓冲层、第二N
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漂移区、沟槽；沟槽内壁设有栅极氧化膜，栅极氧化膜内部设有栅极，所述栅极两侧设有N+源区、P
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体区、P+源区，所述N+源区、P+源区上表面设有源极，沟槽贯穿N+源区、P
‑
体区，沟槽底部位于第二N
‑
漂移区内；所述栅极下方设有由栅极氧化膜包裹p型多晶硅、n型多晶硅组成的阶梯栅pn结；所述p/n交替缓冲层设有p型多晶硅和n型多晶硅依次排列交替；沟槽与p/n交替缓冲层之间设有n型掺杂包裹，n型掺杂包裹内部设有p+栅氧保护区，P+栅氧保护区与沟槽底部的栅极氧化膜相接触。
[0011]优选地，所述的p+栅氧保护渗透深度不超过所述n型掺杂包裹底部深度。
[0012]优选地，所述的栅槽深度大于2μm。
[0013]优选地，所述的p/n缓冲层中p区掺杂浓度为3
×
10
16
cm
‑3～3
×
10
17
cm
‑3。
[0014]优选地，所述的p/n缓冲层厚度大于0.8μm。
[0015]优选地，所述的p/n缓冲层与槽底距离为1.0
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1.5μm。
[0016]一种采用高压4H
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SiC半导体材料的UMOSFET的制造方法，包括如下步骤：
[0017]步骤1：首先在n型4H
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SiC材料衬底上生长一层n型4H
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SiC下漂移层，然后再在n型4H
‑
SiC下漂移层上生长一层n型4H
‑
SiC缓冲层；
[0018]步骤2：在n型4H
‑
SiC下漂移层放置一块光刻掩膜版，并对掩膜版进行蚀刻开孔，通过离子注入的方式形成p型4H
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SiC缓冲区，形成p/n型交替缓冲层；
[0019]步骤3：移除形成n型4H
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SiC下漂移层上的掩膜版，在p/n型交替缓冲层上外延生长n型4H
‑
SiC上漂移层，在4H
‑
SiC衬底上生长一层n型SiC，生长的n型SiC的浓度高于器件漂移区浓度，在n型SiC两侧做掩膜处理，利用离子注入形成n型掺杂区，与p/n型交替缓冲层紧挨；
[0020]步骤4：去除掩膜版，继续外延生长n型SiC，浓度跟漂移区一致，紧接着继续生长p型SiC，其浓度为p型基区浓度；
[0021]步骤5：进行离子注入，形成p型基区边缘的p+区域，接着在步骤4形成的结构之上进行离子注入，形成连接源区与沟道的n+区域；
[0022]步骤6：进行刻蚀处理，首先在器件中线挖一窄槽，深度较深，然后依旧在中线挖一宽槽，深度较浅，形成第一、第二阶梯；
[0023]步骤7：在形成的槽处进行离子注入，形成p+栅氧保护区，形成深度不超过n本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种采用高压4H
‑
SiC半导体材料的UMOSFET结构，其特征在于：包括自下而上依次设置的漏极、N+衬底、第一N
‑
漂移区、p/n交替缓冲层、第二N
‑
漂移区、沟槽；沟槽内壁设有栅极氧化膜，栅极氧化膜内部设有栅极，所述栅极两侧设有N+源区、P
‑
体区、P+源区，所述N+源区、P+源区上表面设有源极，沟槽贯穿N+源区、P
‑
体区，沟槽底部位于第二N
‑
漂移区内；所述栅极下方设有由栅极氧化膜包裹p型多晶硅、n型多晶硅组成的阶梯栅pn结；所述p/n交替缓冲层设有p型多晶硅和n型多晶硅依次排列交替；沟槽与p/n交替缓冲层之间设有n型掺杂包裹，n型掺杂包裹内部设有p+栅氧保护区，P+栅氧保护区与沟槽底部的栅极氧化膜相接触。2.根据权利要求1所述的采用高压4H
‑
SiC半导体材料的UMOSFET结构，其特征在于，所述p+栅氧保护区渗透深度不超过所述n型掺杂包裹底部深度。3.根据权利要求1所述的采用高压4H
‑
SiC半导体材料的UMOSFET结构，其特征在于，所述的栅槽深度大于2μm。4.根据权利要求1所述的采用高压4H
‑
SiC半导体材料的UMOSFET结构，其特征在于，所述的p/n缓冲层中p区掺杂浓度为3
×
10
16
cm
‑3～3
×
10
17
cm
‑3。5.根据权利要求1所述的采用高压4H
‑
SiC半导体材料的UMOSFET结构，其特征在于，所述的p/n缓冲层厚度大于0.8μm。6.根据权利要求1所述的采用高压4H
‑
SiC半导体材料的UMOSFET结构，其特征在于，所...

【专利技术属性】
技术研发人员：徐彬艺，张孝冬，沈重，郑理强，梁伟，
申请(专利权)人：海南大学，
类型：发明
国别省市：