非易失性SRAM单元及数据读写方法技术

本发明专利技术提供一种非易失性SRAM单元及数据读写方法，包括SRAM存储单元，SRAM存储单元包括第一反相器和第二反相器；第一反相器与第二反相器首尾连接构成锁存结构；RRAM电路，RRAM电路包括第三MOS管、第四MOS管和ReRAM结构；第三MOS管的非栅极的两端分别连接位线电压V

【技术实现步骤摘要】
非易失性SRAM单元及数据读写方法


[0001]本专利技术涉及半导体器件
，更为具体地，涉及一种非易失性SRAM单元及数据读写方法。

技术介绍

[0002]易失性内存介质SRAM(静态随机存取存储器)，存储的信息掉电即消失，通过将忆阻介质RRAM(阻变随机存储器)设计组合到一起，可赋予SRAM非易失的特性。
[0003]对于非易失性存储介质RRAM，存在写入次数受限的问题。将RRAM与内存介质SRAM设计组合到一起，可从RRAM导入数据到SRAM。在一般运行时使用SRAM进行操作，在需要记录数据，使其掉电不消失时，对RRAM进行操作。
[0004]目前，现有技术中，虽然已经存在将RRAM与SRAM进行相互组合的现有技术，但是，在现有技术中一般使用的是7T2R，8T2R等单元结构，虽然都是将RRAM的值导入SRAM，但是，现有技术使用的T/R数量较多，存在整体功耗和面积大等问题。

技术实现思路

[0005]鉴于上述问题，本专利技术的目的是提供一种非易失性SRAM单元及数据读写方法，以解决目前的现有技术中，使用的T/R数量较多，存在整体功耗和面积大等问题。
[0006]本专利技术提供一种非易失性SRAM单元，包括：
[0007]SRAM存储单元，所述SRAM存储单元包括第一反相器和第二反相器；所述第一反相器与所述第二反相器首尾连接构成锁存结构；
[0008]RRAM电路，所述RRAM电路包括第三MOS管、第四MOS管和ReRAM结构；其中，所述第三MOS管的非栅极的两端分别连接位线电压V
BL
和所述ReRAM结构的一端；所述第四MOS管的两端分别连接所述ReRAM结构的另一端和源线电压V
SL
；和，
[0009]传输电路，所述传输电路基于电压负载，有选择性地将所述SRAM存储单元电耦合到所述RRAM电路。
[0010]此外，优选的方案是，所述传输电路包括第五MOS管，所述第五MOS管的非栅极的一端与所述第三MOS管的一端和所述ReRAM结构的一端连接；所述第五MOS管的非栅极的另一端与第二反相器数据节点连接；所述第五MOS管的栅极连接有导通电压V
LOAD
。
[0011]此外，优选的方案是，所述第三MOS管为NMOS管或PMOS管；和/或，所述第四MOS管为NMOS管或PMOS管；和/或，所述第五MOS管为NMOS管或PMOS管。
[0012]此外，优选的方案是，所述第一反相器包括：第一PMOS管和第一NMOS管；和/或，所述第二反相器包括：第二PMOS管和第二NMOS管。
[0013]此外，优选的方案是，所述第一PMOS管连接有第一核心电压V
DD
；和/或，所述第一NMOS管连接有第一接地端GND；和/或，所述第二PMOS管连接有第二核心电压V
DD
；和/或，所述第二NMOS管连接有第二接地端GND。
[0014]此外，优选的方案是，所述第三MOS管的栅极连接有导通电压V
RST
。
[0015]此外，优选的方案是，所述第四MOS管的栅极连接有字线电压V
WL
。
[0016]本专利技术提供一种基于如上所述的非易失性SRAM单元的数据读写方法，包括：
[0017]关闭所述传输电路，使所述锁存结构处于不工作状态，并通过控制所述第三MOS管和所述第四MOS管的开启，使所述RRAM电路依次进入编程阶段、擦除阶段和读取阶段；
[0018]其中，当所述RRAM电路的读取阶段结束后，开启所述传输电路，使所述锁存结构处于正常工作状态，通过依次控制所述第四MOS管和所述第三MOS管的关闭和开启；以及，在所述RRAM电路的读取阶段读取到的所述ReRAM结构的阻态后，对所述SRAM存储单元进行置位，使所述SRAM存储单元进入下载阶段；
[0019]当所述SRAM存储单元的下载阶段完成后，保持所述锁存结构所处的正常工作状态，关闭所述第四MOS管，并开启所述传输电路和所述第三MOS管，根据所述SRAM存储单元的写入情况，对电路的位线BL端的电平进行调整，使所述SRAM存储单元进入写入阶段。
[0020]此外，优选的方案是，在所述RRAM电路的编程阶段，关闭所述传输电路，使所述锁存结构处于不工作状态，开启所述第三MOS管和所述第四MOS管，使编程信号从所述位线BL端经所述ReRAM结构传输至电路的源线SL端；在所述RRAM电路的擦除阶段，关闭所述传输电路，使所述锁存结构处于不工作状态，开启所述第三MOS管和所述第四MOS管，使擦除信号从所述源线SL端经所述ReRAM结构传输至所述位线BL端；在所述RRAM电路的读取阶段，关闭所述传输电路，使所述锁存结构处于不工作状态，开启所述第三MOS管和所述第四MOS管，使检测信号从所述位线BL端经所述ReRAM结构传输至所述源线SL端，再从所述源线SL端检测所述ReRAM结构的存储状态。
[0021]此外，优选的方案是，在所述SRAM存储单元的下载阶段，开启所述传输电路和所述第三MOS管，关闭所述第四MOS管，使所述锁存结构处于正常工作状态，此时，所述锁存结构的第一反相器数据节点被编程为1，所述第二反相器数据节点被编程为0；
[0022]然后，关闭所述第三MOS管，开启所述第四MOS管，若所述ReRAM结构处于高阻状态，则所述锁存结构的第一反相器数据节点为0，所述第二反相器数据节点为1；若所述ReRAM结构处于低阻状态，则所述锁存结构的第二反相器数据节点被拉到0，所述第一反相器数据节点为1；
[0023]在所述SRAM存储单元的写入阶段，开启所述传输电路和所述第三MOS管，关闭所述第四MOS管，使所述锁存结构处于正常工作状态；其中，
[0024]若往所述SRAM存储单元中写1，则使所述位线BL端置高电平，将所述锁存结构的第一反相器数据节点置为0，所述第二反相器数据节点置为1；
[0025]若往所述SRAM存储单元中写0，则使所述位线BL端置低电平，将所述锁存结构的第二反相器数据节点置为0，所述第一反相器数据节点置为1。
[0026]从上面的技术方案可知，本专利技术提供的非易失性SRAM单元及数据读写方法，通过组合RRAM和SRAM，解决了RRAM写入次数受限以及SRAM存储的信息掉电即消失的问题；在从RRAM导入数据到SRAM后，从SRAM引线到MOS管(晶体管)，作为MOS管的开关信号，可以此来完成数据信号的开关功能；与现有技术相比较，减少了基于RRAM的nvSRAM单元所用的晶体管数量，将RRAM削减到每个SRAM单元搭配一个RRAM，极大程度的减少了整体功耗和面积。
[0027]为了实现上述以及相关目的，本专利技术的一个或多个方面包括后面将详细说明的特征。下面的说明以及附图详细说明了本专利技术的某些示例性方面。然而，这些方面指示的仅仅
是可使用本专利技术的原理的各种方式中的一些方式。此外，本专利技术旨在包括所有这些方面以及它们的等本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非易失性SRAM单元，其特征在于，包括：SRAM存储单元，所述SRAM存储单元包括第一反相器和第二反相器；所述第一反相器与所述第二反相器首尾连接构成锁存结构；RRAM电路，所述RRAM电路包括第三MOS管、第四MOS管和ReRAM结构；其中，所述第三MOS管的非栅极的两端分别连接位线电压V
BL
和所述ReRAM结构的一端；所述第四MOS管的两端分别连接所述ReRAM结构的另一端和源线电压V
SL
；和，传输电路，所述传输电路基于电压负载，有选择性地将所述SRAM存储单元电耦合到所述RRAM电路。2.根据权利要求1所述的非易失性SRAM单元，其特征在于，所述传输电路包括第五MOS管，所述第五MOS管的非栅极的一端与所述第三MOS管的一端和所述ReRAM结构的一端连接；所述第五MOS管的非栅极的另一端与第二反相器数据节点连接；所述第五MOS管的栅极连接有导通电压V
LOAD
。3.根据权利要求2所述的非易失性SRAM单元，其特征在于，所述第三MOS管为NMOS管或PMOS管；和/或，所述第四MOS管为NMOS管或PMOS管；和/或，所述第五MOS管为NMOS管或PMOS管。4.根据权利要求1所述的非易失性SRAM单元，其特征在于，所述第一反相器包括：第一PMOS管和第一NMOS管；和/或，所述第二反相器包括：第二PMOS管和第二NMOS管。5.根据权利要求4所述的非易失性SRAM单元，其特征在于，所述第一PMOS管连接有第一核心电压V
DD
；和/或，所述第一NMOS管连接有第一接地端GND；和/或，所述第二PMOS管连接有第二核心电压V
DD
；和/或，所述第二NMOS管连接有第二接地端GND。6.根据权利要求1所述的非易失性SRAM单元，其特征在于，所述第三MOS管的栅极连接有导通电压V
RST
。7.根据权利要求1所述的非易失性SRAM单元，其特征在于，所述第四MOS管的栅极连接有字线电压V
WL
。8.一种基于如权利要求1
‑
7任意一项所述的非易失性SRAM单元的数据读写方法，其特征在于，包括：关闭所述传输电路，使所述锁存结构处于不工作状态，并通过控制所述第三MOS管和所述第四MOS管的开启，使所述RRAM电路依次进入编程阶段、擦除阶段和读取阶段；其中，当所述RRAM电...

【专利技术属性】
技术研发人员：鹿益铭，
申请(专利权)人：昕原半导体杭州有限公司昕原半导体深圳有限公司，
类型：发明
国别省市：