半导体存储装置及方法制造方法及图纸

实施方式提供一种能够不损害数据的可靠性，尽可能地削减需要预先保持在存储控制器的数据的量的半导体存储装置及方法。实施方式的半导体存储装置的电路以在2

【技术实现步骤摘要】
半导体存储装置及方法
[0001]相关申请的参考
[0002]本申请享有以日本专利申请2022
‑
019173号(申请日：2022年2月10日)为基础申请的优先权。本申请通过参考所述基础申请而包含基础申请的全部内容。


[0003]一般来说，本实施方式涉及一种半导体存储装置及方法。

技术介绍

[0004]作为半导体存储装置，已知有一种每1个存储单元能存储较多位数据的NAND(Not and：与非)型快闪存储器。这种NAND型快闪存储器中，有分成多个阶段执行针对1个存储单元的编程动作的情况。这种一连串的多阶段的编程动作称为多阶段编程动作。
[0005]作为多阶段编程动作的一例，有模糊
‑
精细编程(Foggy fine program)动作。根据模糊
‑
精细编程动作，将所有位的数据粗略编程到第1存储单元，将所有位的数据粗略编程到与第1存储单元相邻的第2存储单元，将所有位的数据精细再编程到第1存储单元。也就是说，根据模糊
‑
精细编程动作，对各存储单元执行将所有位的数据粗略编程的第1阶段的编程动作，与将所有位的数据精细再编程的第2阶段的编程动作。根据模糊
‑
精细编程动作，在第2阶段的编程动作中，能减小各存储单元的阈值电压的移变量，由此能抑制因单元间相互干涉引起的数据的可靠性降低。
[0006]然而，根据模糊
‑
精细编程动作，从针对第1存储单元的第1阶段的编程动作完成后直到执行针对第1存储单元的第2阶段的编程动作为止，需要将编程到第1存储单元的所有位的数据保存在存储控制器。因此，要求对存储控制器搭载大容量的缓冲存储器，而在成本这点上较为不利。

技术实现思路

[0007]本专利技术所要解决的问题在于提供一种能够不损害数据的可靠性，尽可能地削减需要预先保存在存储控制器的数据的量的半导体存储装置及方法。
[0008]根据本实施方式，半导体存储装置具备多个存储单元群、多个第1字线及电路。各存储单元构成为存储与被设定阈值电压的2
N
个区间对应的N位数据。所述多个第1字线分别连接在所述多个存储单元群中的任一个存储单元群。电路对所述多个存储单元群执行第1动作。所述第1动作包含：对每存储单元，从外部接收1位的第1数据；以在所述2
N
个区间中最低电压侧的第1区间，形成与所述第1数据对应的分离的2个第1分布的方式，设定多个存储单元的阈值电压。所述电路在针对所述多个存储单元群的所述第1动作后，对连接在所述多个第1字线中相邻的2个第2字线中的每一个的存储单元群执行第2动作。所述第2动作包含：基于所述2个第1分布，从连接在所述多个第1字线中与所述2个第2字线中的一个也就是第3字线相距3个以上的第1字线也就是第4字线的存储单元群，对每存储单元，读取1位的第2数据；对每存储单元，从外部接收M(其中，1+M＜N)位的第3数据；及对每存储单元，以将与包含
所述第2数据及所述第3数据的(1+M)位的第4数据对应的2
(1+M)
个第2分布依每2个为单元分开形成的方式，设定连接在所述第3字线的存储单元群中包含的多个存储单元的阈值电压。所述电路在针对连接在所述2个第2字线中的每一个的存储单元群的所述第2动作后，对连接在所述2个第2字线中的一个也就是第5字线的存储单元群执行第3动作。所述第3动作包含：基于所述2个第1分布，从所述多个第1字线中与所述第5字线相距3个以上的第1字线也就是第6字线，对每存储单元读取1位的第5数据；基于所述2
(1+M)
个第2分布，对每存储单元，从所述第5字线读取M位的第6数据；对每存储单元，从外部接收(N
‑
M
‑
1)位的第7数据；及对每存储单元，将与包含所述第5数据、所述第6数据及所述第7数据的N位的第8数据对应的2
N
个第3分布设定在所述2
N
个区间。
附图说明
[0009]图1是表示实施方式的半导体存储装置的构成例的示意图。
[0010]图2是表示实施方式的块BLK的电路构成的一例的图。
[0011]图3是用来说明实施方式的1个第1存储器群MG的更详细的电路构成的图。
[0012]图4是着眼于选择栅极线SGDa0～a2及SGDb0～b2，表示实施方式的存储单元阵列的平面布局的一例的图。
[0013]图5是着眼于字线WLa及WLb，表示实施方式的存储单元阵列的平面布局的一例的图。
[0014]图6是沿图5的VI
‑
VI线的实施方式的存储单元阵列的剖视图。
[0015]图7是表示实施方式的读取动作中，对连接在1个第1存储器群MG的多个字线WL施加的电压的图。
[0016]图8是表示实施方式的半导体存储装置中，根据QLC(Quad
‑
Level Cell：四层单元)方式，进行编程动作时所形成的阈值电压的多个分布的一例的图。
[0017]图9是用来说明构成实施方式的多阶段编程动作的多阶段编程动作的阈值电压分布的变化的示意图。
[0018]图10是表示能够进行图9所示的多阶段编程动作的实施方式的编码的一例的图。
[0019]图11是用来说明实施方式的半导体存储装置的第1阶段的编程动作的执行顺序的一例的图。
[0020]图12是表示实施方式的半导体存储装置执行的针对1个第2存储器群的SLC(Single Level Cell：单层单元)编程动作的一连串处理的一例的流程图。
[0021]图13是用来说明实施方式的半导体存储装置的第2阶段的编程动作的执行顺序的一例的图。
[0022]图14是用来说明实施方式的半导体存储装置的第2阶段的编程动作的执行顺序的一例的图。
[0023]图15是用来说明实施方式的半导体存储装置的第2阶段的编程动作及第3阶段的编程动作的执行顺序的一例的图。
[0024]图16是用来说明实施方式的半导体存储装置的第2阶段的编程动作及第3阶段的编程动作的执行顺序的一例的图。
[0025]图17是表示实施方式的半导体存储装置执行的针对1个第2存储器群的TLC
(Trinary Level Cell：三层单元)编程动作的一连串处理的一例的流程图。
[0026]图18是表示实施方式的半导体存储装置执行的针对1个第2存储器群的QLC编程动作的一连串处理的一例的流程图。
[0027]图19是表示应用PLC(Programmable Logic Controller：可编程逻辑控制器)方式时，能进行实施方式的多阶段编程动作的编码的一例的图。
具体实施方式
[0028]以下，参考附图，详细说明实施方式的半导体存储装置及方法。另外，本专利技术并非由所述实施方式限定。
[0029](实施方式)
[0030]作为多阶段编程的另一例，说明与实施方式比较的多本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：多个存储单元群；各存储单元构成为存储与被设定阈值电压的2
N
个区间对应的N位数据；多个第1字线，分别连接在所述多个存储单元群中的任一个存储单元群；及电路；且对所述多个存储单元群执行第1动作；所述第1动作包含：对每存储单元，从外部接收1位的第1数据；以在所述2
N
个区间中最低电压侧的第1区间内，形成与所述第1数据对应的分离的2个第1分布的方式，设定多个存储单元的阈值电压；在针对所述多个存储单元群的所述第1动作后，对连接在所述多个第1字线中相邻的2个第2字线中的每一个的存储单元群执行第2动作；所述第2动作包含：基于所述2个第1分布，从连接在所述多个第1字线中与所述2个第2字线中的一个也就是第3字线相距3个以上的第1字线也就是第4字线的存储单元群，对每存储单元读取1位的第2数据；对每存储单元从外部接收M(其中，1+M＜N)位的第3数据；及对每存储单元，以将与包含所述第2数据及所述第3数据的(1+M)位的第4数据对应的2
(1+M)
个第2分布依每2个为单元分开形成的方式，设定连接在所述第3字线的存储单元群中包含的多个存储单元的阈值电压；在针对连接在所述2个第2字线中的每一个的存储单元群的所述第2动作后，对连接在所述2个第2字线群中的一个也就是第5字线的存储单元群执行第3动作；所述第3动作包含：基于所述2个第1分布，从所述多个第1字线中与所述第5字线相距3个以上的第1字线也就是第6字线，对每存储单元读取1位的第5数据；基于所述2
(1+M)
个第2分布，从所述第5字线对每存储单元读取M位的第6数据；对每存储单元，从外部接收(N
‑
M
‑
1)位的第7数据；及对每存储单元，将与包含所述第5数据、所述第6数据及所述第7数据的N位的第8数据对应的2
N
个第3分布设定在所述2
N
个区间。2.根据权利要求1所述的半导体存储装置，具备：块；所述块包含：所述多个存储单元群及所述多个第1字线；至少3个伪的第7字线；及连接在所述至少3个伪的第7字线中的每一个的多个伪存储单元群；所述电路对连接在所述至少3个伪的第7字线中的每一个的所述多个伪存储单元群中的每一个，执行所述第1动作。3.根据权利要求1所述的半导体存储装置，其中所述电路在对所有连接在所述多个第1字线的所述多个存储单元群的所述第1动作完成后，开始针对连接在所述2个第2字线中的每一个的所述存储单元群的所述第2动作。4.根据权利要求2所述的半导体存储装置，其中所述电路在对所有连接在所述多个第1字线的所述多个存储单元群中的每一个、及连接在所述至少3个伪的第7字线中的每一个的所述多个伪存储器群中的每一个完成所述第1动作后，开始针对连接在所述2个第2字线中的每一个的所述存储单元群的所述第2动作。5.根据权利要求1所述的半导体存储装置，其中所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元群，且与所述第1存储单元共用通道；
所述电路在针对所述第1存储单元的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，所述第1值小于所述第1区间的下限值。6.根据权利要求2所述的半导体存储装置，其中所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元群，且与所述第1存储单元共用通道；所述电路在针对所述第1存储单元的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，所述第1值小于所述第1区间的下限值。7.根据权利要求3所述的半导体存储装置，其中所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元群，且与所述第1存储单元共用通道；所述电路在针对所述第1存储单元的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，所述第1值小于所述第1区间的下限值。8.根据权利要求4所述的半导体存储装置，其中所述多个存储单元群包含：第1存储单元；及第2存储单元，属于与所述第1存储单元不同的存储单元群，且与所述第1存储单元共用隧道；所述电路在针对所述第1存储单元的读取时，对所述多个第1字线中与所述第2存储单元连接的字线施加第1值的电压，所述第1值小于所述第1区间的下限值。9.一种方法，是控制存储单元阵...

【专利技术属性】
技术研发人员：村山昭之，杉前纪久子，西山胜哉，新屋敷悠介，藤松基彦，佐野京佑，柴田昇，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：