一种碳化硅异质结的共源共栅MOSFET器件制造技术

本发明专利技术提供了一种碳化硅异质结的共源共栅MOSFET器件，涉及共源共栅MOSFET技术领域，其目的是对碳化硅MOSFET进行优化设计，克服现有碳化硅MOSFET沟道迁移率低、栅氧化层可靠性差等缺陷，提升碳化硅MOSFET的性能，包括衬底、多个外延层、多个阱区、多个N型掺杂区、多个P型掺杂区源极金属、栅多晶硅、漏极金属和内电介层；衬底上设置第一外延层，第一外延层上设置两个P型掺杂区和两个阱区；第一外延层、两个阱区的顶部设置第二外延层；第二外延层上设置有两个P型掺杂区和另外两个阱区，其上设置两个N型掺杂区；两个外延层构成碳化硅异质结。本发明专利技术具有优化碳化硅MOSFET性能的优点。明具有优化碳化硅MOSFET性能的优点。明具有优化碳化硅MOSFET性能的优点。

【技术实现步骤摘要】
一种碳化硅异质结的共源共栅MOSFET器件


[0001]本专利技术涉及共源共栅MOSFET
，具体而言，涉及一种碳化硅异质结的共源共栅MOSFET器件。

技术介绍

[0002]半导体技术的发展中，功率硅器件的相关研究和开发已经相当成熟，但是由于硅器件本身物理特性的限制，其在一些极端场景例如高压、高温、高效率及高功率密度等场合并不能表现出良好的性能。
[0003]基于以上问题，经研究发现碳化硅具备更好的物理特性，其更适应高温工作、具备更高的阻断电压、拥有更低的损耗且开关速度更快。因此在半导体领域内，基于的碳化硅器件逐渐得到了重视和开发。但是，碳化硅MOSFET依旧具备一些缺点，例如沟道迁移率低、栅氧化层可靠性差、体二极管导通压降高、双极退化和体二极管一致性差等缺陷。
[0004]为了克服以上问题，需要对碳化硅 MOSFET进行优化设计，实现性能更佳的碳化硅 MOSFET。

技术实现思路

[0005]本专利技术的目的在于提供一种碳化硅异质结的共源共栅MOSFET器件，其目的是对碳化硅 MOSFET进行优化设计，克服现有碳化硅 MOSFET沟道迁移率低、栅氧化层可靠性差等缺陷，提升碳化硅 MOSFET的性能。
[0006]本专利技术的实施例通过以下技术方案实现：本专利技术提供了一种碳化硅异质结的共源共栅MOSFET器件，包括衬底、多个外延层、多个阱区、多个N型掺杂区、多个P型掺杂区，和设置在器件顶部的源极金属、栅多晶硅、内电介层，设置在底部的漏极金属；第一外延层和第二外延层构成碳化硅/硅异质结；所述衬底上设置有第一外延层，第一外延层上左右两边设置有第一P型掺杂区和第二P型掺杂区，第一外延层上左右两侧紧靠第一P型掺杂区和第二P型掺杂区处分别设置第一阱区和第二阱区；第一外延层的顶部设置有第二外延层，第二外延层的左右两侧分别设置第三P型掺杂区和第四P型掺杂区，第三P型掺杂区的底部和第四P型掺杂区的底部分别与第一P型掺杂区的顶部、第二P型掺杂区的顶部接触；第二外延层上的左侧紧靠第三P型掺杂区处设置有第三阱区，第二外延层上的右侧紧靠第四P型掺杂区处设置有第四阱区；第三阱区上的左侧紧靠第三P型掺杂区处设置第一N型掺杂区，第四阱区上的右侧紧靠第四P型掺杂区处设置第二N型掺杂区。
[0007]优选地，所述第一外延层为碳化硅材质的N型外延层，所述第二外延层为硅材质的N型外延层。
[0008]优选地，第一N型掺杂区、第二N型掺杂区、第三阱区、第四阱区和第二外延层上设
置栅多晶硅及包裹栅多晶硅的内电介层；第一N型掺杂区、第二N型掺杂区、第一P型掺杂区、第二P型掺杂区和所述内电介层上设置源极金属；所述漏极金属设置在所述衬底下方。
[0009]优选地，所述第一阱区、所述第二阱区、所述第三阱区和所述第四阱区均为P型阱区。
[0010]优选地，所述源极金属和所述漏极金属的材质为金属。
[0011]优选地，所述第一外延层的顶部中央为凸台结构，顶部左右两侧为凹陷结构；所述第一阱区和所述第一P型掺杂区设置在所述第一外延层的顶部左侧的凹陷结构内，所述第二阱区和所述第二P型掺杂区设置在所述第一外延层的顶部右侧的凹陷结构内。
[0012]优选地，所述第一P型掺杂区、所述第二P型掺杂区、所述第一阱区的顶部、所述第二阱区的顶部和所述第一外延层的凸台结构的顶部位于同一水平线。
[0013]优选地，所述第二外延层的顶部中央为凸台结构；所述第二外延层的最左端设置所述第三P型掺杂区，所述第三P型掺杂区与所述凸台之间设置凹陷结构，所述第三阱区设置在该凹陷结构内；所述第二外延层的最优端设置所述第四P型掺杂区，所述第四P型掺杂区与所述凸台之间设置凹陷结构，所述第四阱区设置在该凹陷结构内。
[0014]优选地，所述第三阱区的顶部右侧为凸台结构，左侧为凹陷结构，所述第一N型掺杂区设置在所述第三阱区的顶部的凹陷结构内；所述第四阱区的顶部左侧为凸台结构，右侧为凹陷结构，所述第二N型掺杂区设置在所述第四阱区的顶部的凹陷结构内。
[0015]优选地，所述第一N型掺杂区的顶部、所述第二N型掺杂区的顶部、所述第三阱区的凸台结构的顶部、所述第四阱区的凸台结构的顶部、所述第三P型掺杂区的顶部和所述第四P型掺杂区的顶部位于同一水平线。本专利技术实施例的技术方案至少具有如下优点和有益效果：本专利技术通过用异质结的硅 MOS沟道提高了沟道迁移率；相比传统器件中栅氧化层与碳化硅之间较高的势垒高度，本专利技术栅氧化层与第二外延层之间的势垒高度降低，解决栅氧化层可靠性差的问题；本专利技术的结构实现了用硅 PN结与碳化硅 JFET串联，形成较低势垒高度，降低了导通压降；本专利技术通过第二外延层的结构和材料的设计使得碳化硅部分双极性电流降低，解决了双极退化的问题；本专利技术的结构可以降低碳化硅部分的双极型电流，提高体二极管性能一致性；本专利技术设计合理、结构简单，具备很高的性价比，便于推广和应用。
附图说明
[0016]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本专利技术的某些实施例，因此不应被看作是对
范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
[0017]图1为本专利技术实施例提供的一种碳化硅异质结的共源共栅MOSFET器件的结构示意图；图2为本专利技术实施例提供的一种碳化硅异质结的共源共栅MOSFET器件的等效电路示意图；图标：101
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漏极金属，102
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衬底，103
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第一外延层，104
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第一阱区，105
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第一P型掺杂区，106
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第三阱区，107
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第一N型掺杂区，108
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第二外延层，109
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第二阱区，110
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第二P型掺杂区，111
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第四阱区，112
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第二N型掺杂区，113
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栅多晶硅，114
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内电介层，115
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源极金属,116
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第三P型掺杂区，117
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第四P型掺杂区。
具体实施方式
[0018]为使本专利技术实施例的目的、技术方案和优点更加清楚，下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本专利技术实施例的组件可以以各种不同的配置来布置和设计。
[0019]在本专利技术的描述中，需要说明的是，若出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种碳化硅异质结的共源共栅MOSFET器件，其特征在于：包括衬底(102)、多个外延层、多个阱区、多个N型掺杂区、多个P型掺杂区，和设置在器件顶部的源极金属(115)、栅多晶硅(113)、内电介层(114)，设置在底部的漏极金属(101)；第一外延层(103)和第二外延层(108)构成碳化硅/硅异质结；所述衬底(102)上设置有第一外延层(103)，第一外延层(103)上左右两边设置有第一P型掺杂区(105)和第二P型掺杂区(110)，第一外延层(103)上左右两侧紧靠第一P型掺杂区(105)和第二P型掺杂区(110)处分别设置第一阱区(104)和第二阱区(109)；第一外延层(103)的顶部设置有第二外延层(108)，第二外延层(108)的左右两侧分别设置第三P型掺杂区(116)和第四P型掺杂区(117)，第三P型掺杂区(116)的底部和第四P型掺杂区(117)的底部分别与第一P型掺杂区(105)的顶部、第二P型掺杂区(110)的顶部接触；第二外延层(108)上的左侧紧靠第三P型掺杂区(116)处设置有第三阱区(106)，第二外延层(108)上的右侧紧靠第四P型掺杂区(117)处设置有第四阱区(111)；第三阱区(106)上的左侧紧靠第三P型掺杂区(116)处设置第一N型掺杂区(107)，第四阱区(111)上的右侧紧靠第四P型掺杂区(117)处设置第二N型掺杂区(112)。2.根据权利要求1所述的一种碳化硅异质结的共源共栅MOSFET器件，其特征在于：所述第一外延层(103)为碳化硅材质的N型外延层，所述第二外延层(108)为硅材质的N型外延层。3.根据权利要求1所述的一种碳化硅异质结的共源共栅MOSFET器件，其特征在于：所述第一N型掺杂区(107)、所述第二N型掺杂区(112)、所述第三阱区(106)、所述第四阱区(111)和所述第二外延层(108)上设置所述栅多晶硅(113)及包裹所述栅多晶硅(113)的所述内电介层(114)；所述第一N型掺杂区(107)、所述第二N型掺杂区(112)、所述第一P型掺杂区(105)、所述第二P型掺杂区(110)和所述内电介层(114)上设置源极金属(115)；所述漏极金属（101）设置在所述衬底(102)的下方。4.根据权利要求1所述的一种碳化硅异质结的共源共栅MOSFET器件，其特征在于：所述第一阱区(104)、...

【专利技术属性】
技术研发人员：顾航，高巍，戴茂州，
申请(专利权)人：成都蓉矽半导体有限公司，
类型：发明
国别省市：