高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET制造技术

本发明专利技术涉及一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，属于功率半导体器件技术领域。随着碳化硅功率器件的耐压越来越高，漂移区也越来越厚，这使得PIN在进行双极导通过程中越来越多的少子在漂移区被复合形成复合电流，该复合电流将全部由栅控二极管的沟道承担，这将极大降低栅控二极管的栅氧化层可靠性。为了缓解这一问题，为栅控二极管集成了并联的PNP BJT，利用反偏的PN结降低了有效基区厚度，减少了少子在基区的复合，即减小了复合电流的产生，缓解浪涌状态中沟道区的电流密度，提高了器件整体的抗浪涌电流能力。提高了器件整体的抗浪涌电流能力。提高了器件整体的抗浪涌电流能力。

【技术实现步骤摘要】
高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET


[0001]本专利技术属于功率半导体器件
，具体涉及一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET。

技术介绍

[0002]宽禁带半导体材料SiC是制备高压电力电子器件的理想材料，相对于Si材料，SiC材料具有击穿电场强度高（4
×
106V/cm）、载流子饱和漂移速度高(2
×
107cm/s)、热导率高、热稳定性好等优点，因此特别适合用于大功率、高压、高温和抗辐射的电子器件中。
[0003]SiC VDMOS是SiC功率器件中较为常用的一种器件，相对于双极型的器件，由于SiC VDMOS没有电荷存储效应，所以其拥有更好的频率特性以及更低的开关损耗。同时SiC材料的宽禁带使得SiC VDMOS的工作温度可以高达300℃。
[0004]但是平面型SiC VDMOS存在两个问题，其一是JFET区的密度较大，引入了较大的密勒电容，增加了器件的动态损耗；其二是寄生的SiC体二极管导通压降太高，并且其为双极型器件，存在较大的反向恢复电流，此外碳化硅BPD缺陷造成的双极退化现象使得该体二极管的导通压降随着使用时间的增长持续升高，因此，SiC VDMOS的体二极管无法直接作为续流二极管使用。
[0005]为了解决这两个问题，我们提出了专利所述的一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET。该结构采用分离栅结构，并通过P型埋层屏蔽了多晶硅边缘的电场，在充分降低密勒电容的同时保证了器件的长期可靠性。此外，我们在MOSFET的另一侧集成了一种栅控二极管，该二极管采用分离栅MOSFET的二极管接法（即源漏短接）形成，我们通过调节N型导流层的注入剂量和能量可以方便地调节该二极管的导通压降，从而大幅度降低MOSFET体二极管的导通压降，另外，该二极管为单极型器件，无反向恢复电流，可以快速开断，大幅降低开断动态损耗。
[0006]积累型沟道的栅控二极管可以大幅度降低体二极管的静态功耗以及动态功耗，遭受浪涌电流时寄生的PIN二极管将进入双极导通模式，提高抗浪涌电流的能力。但是随着碳化硅功率器件的耐压越来越高，漂移区也越来越厚，这使得PIN在进行双极导通过程中越来越多的少子在漂移区被复合形成复合电流，该复合电流将全部由栅控二极管的沟道承担，这将在极大程度上降低栅控二极管的栅氧化层可靠性。为了缓解这一问题，我们为栅控二极管集成了并联的PNP BJT取代原有的PIN二极管，这样，当浪涌电流到来时PNP BJT的发射结正偏集电结反偏，进入导通状态，并且由于基区的浓度远低于集电区的浓度，耗尽区将向基区拓展，降低了有效基区厚度，减少了少子在基区的复合，即减小了复合电流的产生，缓解浪涌状态中沟道区的电流密度，提高了器件整体的抗浪涌电流能力。

技术实现思路

[0007]本专利技术所要解决的技术问题是针对现有技术存在的问题，针对碳化硅功率半导体的抗浪涌电流能力的需求，提供了一种高抗浪涌电流能力的集成栅控二极管的碳化硅
MSOFET。
[0008]为实现上述专利技术目的，本专利技术技术方案如下：一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，包括背面金属1、第一N型碳化硅衬底21、第二N型碳化硅衬底22、第一P型背面注入31、第二P型背面注入32、N型碳化硅外延4、第一P型源区注入51、第二P型源区注入52、第一N型源区注入61、第二N型源区注入62、第三N型源区注入63、第一P型井区71、第二P型井区72、第三P型井区73、第一P型埋层81、第二P型埋层82、第一N型导流层91、第二N型导流层92、N型JFET注入区10、第一栅氧化层111、第二栅氧化层112、第三栅氧化层113、第一多晶硅121、第二多晶硅122、第三多晶硅123、第一层间介质131、第二层间介质132、正面金属14；所述第二N型碳化硅衬底22与所述背面金属1左上方相接；所述第二P型背面注入32与所述第二N型碳化硅衬底22右侧相接；所述第一N型碳化硅衬底21与所述第二P型背面注入32右侧相接；所述第一P型背面注入31与所述第一N型碳化硅衬底21右侧相接；所述N型碳化硅外延4与所述第一P型背面注入31、第一N型碳化硅衬底21、第二P型背面注入32、第二N型碳化硅衬底22的上方相接；所述第一P型源区注入51位于所述N型碳化硅外延4内部右上方；所述第一N型源区注入61与所述第一P型源区注入51的左上方相接；所述第一P型井区71与所述第一P型源区注入51的左下方相接；所述第一P型埋层81与所述第一P型井区71的左侧相接；所述第一N型导流层91与所述第一N型源区注入61左侧相接；所述N型JFET注入区10位于所述N型碳化硅外延4的内部左上方；所述第三P型井区73与所述N型JFET注入区10右侧相接；所述第三N型源区注入63位于所述第三P型井区73的内部右上方；所述第二P型源区注入52与所述第三P型井区73、第三N型源区注入63的右侧相接；所述第二N型源区注入62与所述第二P型源区注入52的右上方相接；所述第二P型井区72与所述第二P型源区注入52的右下方相接；所述第二N型导流层92与所述第二P型井区72的右上方相接；所述第二P型埋层82与所述第二P型井区72的右下方相接；所述第一栅氧化层111与所述第一N型导流层91、第一N型源区注入61的上方相接；所述第二栅氧化层112与所述第二N型源区注入62、第二P型井区72、第二N型导流层92的上方相接；所述第三栅氧化层113与所述N型JFET区注入10、第三P型井区73、第三N型源区注入63上方相接；所述第一多晶硅121与所述第一栅氧化层111上方相接；所述第二多晶硅122与所述第二栅氧化层112上方相接；所述第三多晶硅123与所述第三栅氧化层113上方相接；所述第一层间介质131与所述第二N型源区注入62、第二多晶硅122、第二N型导流层92、N型碳化硅外延4、第一N型导流层91、第一多晶硅121上方相接；所述第二层间介质132与所述第三多晶硅123、第三N型源区注入63的上方相接；所述正面金属14与所述第二层间介质132、第二P型源区注入52、所述第一层间介质131、第一N型源区注入61、第一P型源区注入51上方相接。
[0009]所述第一P型背面注入31的掺杂浓度范围为1.0E18cm
‑3~1.0E22cm
‑3，且其掺杂浓度应高于所述N型碳化硅外延4；所述第二P型背面注入32的掺杂浓度范围为1.0E18cm
‑3~1.0E22cm
‑3，且其掺杂浓度应高于所述N型碳化硅外延4；所述N型碳化硅外延4的掺杂浓度范围为1.0E14cm
‑3~1.0E17cm
‑3；所述N型JFET区注入10的掺杂浓度范围为1.0E16cm
‑3~1.0E19cm
‑3；所述第一N型导流层91的掺杂浓度范围为1.0E16cm
‑3~1.0E19cm
‑3，且其厚度范围
为0.05um~0.5um；所述第二N型导流层92的掺杂浓度范围为1.0E本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高抗浪涌电流能力的集成栅控二极管的碳化硅MOSFET，其特征在于：包括背面金属（1）、第一N型碳化硅衬底（21）、第二N型碳化硅衬底（22）、第一P型背面注入（31）、第二P型背面注入（32）、N型碳化硅外延（4）、第一P型源区注入（51）、第二P型源区注入（52）、第一N型源区注入（61）、第二N型源区注入（62）、第三N型源区注入（63）、第一P型井区（71）、第二P型井区（72）、第三P型井区（73）、第一P型埋层（81）、第二P型埋层（82）、第一N型导流层（91）、第二N型导流层（92）、N型JFET注入区（10）、第一栅氧化层（111）、第二栅氧化层（112）、第三栅氧化层（113）、第一多晶硅（121）、第二多晶硅（122）、第三多晶硅（123）、第一层间介质（131）、第二层间介质（132）、正面金属（14）；所述第二N型碳化硅衬底（22）与所述背面金属（1）左上方相接；所述第二P型背面注入（32）与所述第二N型碳化硅衬底（22）右侧相接；所述第一N型碳化硅衬底（21）与所述第二P型背面注入（32）右侧相接；所述第一P型背面注入（31）与所述第一N型碳化硅衬底（21）右侧相接；所述N型碳化硅外延（4）与所述第一P型背面注入（31）、第一N型碳化硅衬底（21）、第二P型背面注入（32）、第二N型碳化硅衬底（22）的上方相接；所述第一P型源区注入（51）位于所述N型碳化硅外延（4）内部右上方；所述第一N型源区注入（61）与所述第一P型源区注入（51）的左上方相接；所述第一P型井区（71）与所述第一P型源区注入（51）的左下方相接；所述第一P型埋层（81）与所述第一P型井区（71）的左侧相接；所述第一N型导流层（91）与所述第一N型源区注入（61）左侧相接；所述N型JFET注入区（10）位于所述N型碳化硅外延（4）的内部左上方；所述第三P型井区（73）与所述N型JFET注入区（10）右侧相接；所述第三N型源区注入（63）位于所述第三P型井区（73）的内部右上方；所述第二P型源区注入（52）与所述第三P型井区（73）、第三N型源区注入（63）的右侧相接；所述第二N型源区注入（62）与所述第二P型源区注入（52）的右上方相接；所述第二P型井区（72）与所述第二P型源区注入（52）的右下方相接；所述第二N型导流层（92）与所述第二P型井区（72）的右上方相接；所述第二P型埋层（82）与所述第二P型井区（72）的右下方相接；所述第一栅氧化层（111）与所述第一N型导流层（91）、第一N型源区注入（61）的上方相接；所述第二栅氧化层（112）与所述第二N型源区注入（62）、第二P型井区（72...

【专利技术属性】
技术研发人员：顾航，高巍，戴茂州，
申请(专利权)人：成都蓉矽半导体有限公司，
类型：发明
国别省市：