开关元件制造技术

一种开关元件，具有沟槽型的多个栅极电极。半导体基板具有：n型的漂移区域，在各所述沟槽的底面以及侧面与栅极绝缘膜相接；p型的体区域，在所述漂移区域的上侧与所述栅极绝缘膜相接；p型的多个底部区域，配置于所述沟槽的正下方并且是从所述栅极绝缘膜离开的位置；以及p型的连接区域，将各所述底部区域与所述体区域连接。使相邻的所述底部区域之间的间隔耗尽化所需的耗尽层伸展距离的一半比使体区域与沟槽的下端之间的间隔耗尽化所需的耗尽层伸展距离以及使底部区域与沟槽的下端之间的间隔耗尽化所需的耗尽层伸展距离长。间隔耗尽化所需的耗尽层伸展距离长。间隔耗尽化所需的耗尽层伸展距离长。

【技术实现步骤摘要】
【国外来华专利技术】开关元件


[0001]本说明书所公开的技术涉及开关元件。

技术介绍

[0002]日本特开2009
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158681号公报中公开了一种沟槽栅极型的开关元件。该开关元件在沟槽的正下方、并且是离开栅极绝缘膜的位置具有p型的底部区域(底p型层)。底部区域的周围被n型的漂移区域包围。在该开关元件截止时，耗尽层从体区域与底部区域向漂移区域内延伸。通过从底部区域延伸的耗尽层，抑制沟槽的下端附近的电场集中。

技术实现思路

[0003]专利技术所要解决的课题
[0004]图9示出了对具有底部区域的开关元件从导通切换为截止的过程中的耗尽层的分布进行模拟的结果。图9的开关元件具有底部区域910、漂移区域912、体区域914、设于沟槽内的栅极电极916。在图9中，附图标记910x表示从各底部区域910向漂移区域912内延伸的耗尽层。从各底部区域910延伸的耗尽层相互相连，从而形成层状的耗尽层910x。附图标记914x表示从体区域914向漂移区域912内延伸的耗尽层。附图标记924、926表示漂移区域912内的未耗尽化的区域(以下，称作非耗尽化区域)。如图9那样，若从各底部区域910延伸的耗尽层在与从体区域914延伸的耗尽层914x相连之前相互相连而形成层状的耗尽层910x，则在耗尽层910x与耗尽层914x之间残留非耗尽化区域924。在该状态下，由于非耗尽化区域924与非耗尽化区域926分离，因此非耗尽化区域924的电位成为浮置。在该情况下，非耗尽化区域924难以被耗尽化，非耗尽化区域924残留到向开关元件的施加电压变高为止。若如此在与沟槽相接的范围残留非耗尽化区域924，则容易对栅极绝缘膜施加高电场，栅极绝缘膜容易劣化。在本说明书中，提出在漂移区域内难以残留浮置状态的非耗尽化区域的开关元件的构造。
[0005]用于解决课题的手段
[0006]本说明书公开的开关元件具有：半导体基板；多个沟槽，设于所述半导体基板的上表面；多个栅极绝缘膜，分别覆盖对应的所述沟槽的内表面；以及多个栅极电极，分别配置于对应的所述沟槽内，并且通过对应的所述栅极绝缘膜与所述半导体基板绝缘。所述半导体基板具有：n型的漂移区域，在各所述沟槽的底面以及侧面与所述栅极绝缘膜相接；p型的体区域，在所述漂移区域的上侧在各所述沟槽的所述侧面与所述栅极绝缘膜相接；n型的源极区域，在所述体区域的上侧在各所述沟槽的所述侧面与所述栅极绝缘膜相接，并且通过所述体区域从所述漂移区域分离；p型的多个底部区域，分别配置于对应的所述沟槽的正下方并且是从所述栅极绝缘膜离开的位置；以及p型的连接区域，将各所述底部区域与所述体区域连接。各所述沟槽的下端的深度与所述体区域之间的间隔为距离L1。各所述沟槽的下端的深度与所述体区域之间的范围内的所述漂移区域的n型杂质浓度为浓度N1。各所述沟槽的下端的深度与各所述底部区域的上端的深度之间的间隔为距离L2。各所述沟槽的下端
的深度与各所述底部区域的上端的深度之间的范围内的所述漂移区域的n型杂质浓度为浓度N2。相邻的所述底部区域之间的间隔为距离L3。相邻的所述底部区域之间的范围内的所述漂移区域的n型杂质浓度为N3。满足下述数式1以及数式2的关系。
[0007][式1][0008][0009][0010]若满足数式1、2，则在开关元件截止时，在从各底部区域延伸的耗尽层相互相连之前，从体区域延伸的耗尽层与从各底部区域延伸的耗尽层相连。因此，可抑制在漂移区域内残留浮置状态的非耗尽化区域。因而，在该开关元件中，栅极绝缘膜难以劣化。
附图说明
[0011]图1是实施例的MOSFET的包含剖面的立体图。
[0012]图2是图1的平面II处的剖面图。
[0013]图3是图1的平面III处的剖面图。
[0014]图4是划分漂移区域而表示的图。
[0015]图5是表示耗尽层的延伸的剖面图。
[0016]图6是表示耗尽层的延伸的剖面图。
[0017]图7是表示耗尽层的延伸的剖面图。
[0018]图8是表示耗尽层的延伸的剖面图。
[0019]图9是表示残留浮置状态的非耗尽化区域的情况下的耗尽层的分布的剖面图。
具体实施方式
[0020]以下列出本说明书公开的构成的附加特征。另外，以下列出的各特征分别独立而有用。
[0021]在本说明书公开的一个例子的开关元件中，也可以满足下述数式3的关系。
[0022][式2][0023][0024]通过满足数式3，能够减少开关元件中产生的损耗。
[0025]在本说明书公开的一个例子的开关元件中，也可以满足N2＜N1的关系。
[0026]通过满足N2＜N1的关系，能够减少开关元件中产生的损耗。
[0027](实施例1)图1～3示出了实施例1的MOSFET(metal
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oxide
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semiconductor field effect transistor)10。MOSFET10具有半导体基板12。以下，将与半导体基板12的上表面12a平行的一方向称为x方向，将与上表面12a平行且与x方向正交的方向称为y方向，将半导体基板12的厚度方向称为z方向。图2是图1的平面II处的剖面图，图3是图1的平面III处的剖面图。如图2、3所示，在半导体基板12的上表面12a上设有电极、绝缘膜等。另外，在图1中，
为了进行说明，省略了半导体基板12的上表面12a上的电极、绝缘膜的图示。
[0028]半导体基板12由碳化硅(SiC)构成。在半导体基板12的上表面12a设有多个沟槽22。如图1所示，多个沟槽22在上表面12a上相互平行地延伸。多个沟槽22在上表面12a上沿y方向以直线状较长地延伸。多个沟槽22在x方向上隔开间隔地排列。在各沟槽22的内部配置有栅极绝缘膜24与栅极电极26。
[0029]栅极绝缘膜24覆盖沟槽22的内表面。栅极绝缘膜24具有覆盖沟槽22的侧面的侧面绝缘膜24a与覆盖沟槽22的底面的底面绝缘膜24b。栅极绝缘膜24由氧化硅构成。
[0030]栅极电极26配置于沟槽22内。栅极电极26通过栅极绝缘膜24与半导体基板12绝缘。如图2、3所示，栅极电极26的上表面被层间绝缘膜28覆盖。
[0031]如图2、3所示，在半导体基板12的上表面12a配置有源极电极70。源极电极70覆盖上表面12a与层间绝缘膜28。源极电极70在未设有层间绝缘膜28的部分与半导体基板12的上表面12a相接。源极电极70通过层间绝缘膜28与栅极电极26绝缘。在半导体基板12的下表面12b配置有漏极电极72。漏极电极72与半导体基板12的下表面12b相接。
[0032]如图1所示，在半导体基板12的内部设有多个源极区域30、体区域32、多个底部区域36、漂移区域34以及漏极区域35。
[0033]各源极区域30是n型区域。如图1、2所示，在被邻接的两个沟槽22夹着的半导体区域(以下，称作沟槽间区域)中分别配置有多个源极区域3本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种开关元件，其特征在于，具有：半导体基板；多个沟槽，设于所述半导体基板的上表面；多个栅极绝缘膜，分别覆盖对应的所述沟槽的内表面；以及多个栅极电极，分别配置于对应的所述沟槽内，并且通过对应的所述栅极绝缘膜与所述半导体基板绝缘；所述半导体基板具有：n型的漂移区域，在各所述沟槽的底面以及侧面与所述栅极绝缘膜相接；p型的体区域，在所述漂移区域的上侧在各所述沟槽的所述侧面与所述栅极绝缘膜相接；n型的源极区域，在所述体区域的上侧在各所述沟槽的所述侧面与所述栅极绝缘膜相接，并且通过所述体区域从所述漂移区域分离；p型的多个底部区域，分别配置于对应的所述沟槽的正下方、并且是从所述栅极绝缘膜离开的位置；以及p型的连接区域，将各所述底部区...

【专利技术属性】
技术研发人员：斋藤顺，片冈惠太，山下侑佑，渡边行彦，朽木克博，浦上泰，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：