集成栅控二极管的碳化硅分离栅MOSFET元胞及制备方法技术

本发明专利技术涉及一种集成栅控二极管的碳化硅分离栅MOSFET元胞及其制备方法，属于功率半导体器件技术领域，本发明专利技术的MOSFET采用分离栅的设计，以降低器件的开关损耗；为了解决分离栅结构所带来的栅氧可靠性降低的问题，加入了P型埋层以降低多晶硅边缘栅氧化层的电场强度；加入了N型导流层，将电流从沟道引入到器件的漂移区；为了降低碳化硅MOSFET寄生体二极管的导通压降以降低体二极管的反向恢复电流，在MOSFET的元胞另一边引入了一种基于积累型沟道MOS结构的栅控二极管。本发明专利技术采用积累型沟道以充分降低二极管的导通损耗，并且通过刻蚀并填埋金属的做法让源极金属与栅控二极管的多晶硅在侧壁接触，缩小了元胞尺寸。缩小了元胞尺寸。缩小了元胞尺寸。

【技术实现步骤摘要】
集成栅控二极管的碳化硅分离栅MOSFET元胞及制备方法


[0001]本专利技术属于功率半导体器件
，具体涉及一种集成栅控二极管的碳化硅分离栅MOSFET元胞及其制备方法。

技术介绍

[0002]宽禁带半导体材料SiC是制备高压电力电子器件的理想材料，相对于Si材料，SiC材料具有击穿电场强度高（4
×
106V/cm）、载流子饱和漂移速度高(2
×
107cm/s)、热导率高、热稳定性好等优点，因此特别适合用于大功率、高压、高温和抗辐射的电子器件中。
[0003]SiC VDMOS是SiC功率器件中较为常用的一种器件，相对于双极型的器件，由于SiC VDMOS没有电荷存储效应，所以其拥有更好的频率特性以及更低的开关损耗。同时SiC材料的宽禁带使得SiC VDMOS的工作温度可以高达300℃。
[0004]但是平面型SiC VDMOS存在两个问题，其一是JFET区的密度较大，引入了较大的密勒电容，增加了器件的动态损耗；其二是寄生的SiC体二极管导通压降太高，并且其为双极型器件，存在较大的反向恢复电流，此外碳化硅BPD缺陷造成的双极退化现象使得该体二极管的导通压降随着使用时间的增长持续升高，因此，SiC VDMOS的体二极管无法直接作为续流二极管使用。
[0005]为了解决这两个问题，本专利技术提出了所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞。该结构采用分离栅结构，并通过P型埋层屏蔽了多晶硅边缘的电场，在充分降低密勒电容的同时保证了器件的长期可靠性。此外，本专利技术在MOSFET的另一侧集成了一种栅控二极管，该二极管采用分离栅MOSFET的二极管接法（即源漏短接）形成，通过调节N型导流层的注入剂量和能量可以方便地调节该二极管的导通压降，从而大幅度降低MOSFET体二极管的导通压降，另外，该二极管为单极型器件，无反向恢复电流，可以快速开断，大幅降低开断动态损耗。

技术实现思路

[0006]本专利技术所要解决的技术问题是针对现有技术存在的问题，针对碳化硅功率半导体的高频开关应用需求，提供了一种集成栅控二极管的碳化硅分离栅MOSFET元胞及其制备方法。
[0007]为解决上述技术问题，本专利技术技术方案如下：一种集成栅控二极管的碳化硅分离栅MOSFET元胞，包括背面欧姆接触合金1，N型掺杂碳化硅衬底2，N型掺杂碳化硅外延层3，第一P型掺杂井区41，第二P型掺杂井区42，第一N型掺杂源区51，第二N型掺杂源区52，第一P型掺杂源区61，第二P型掺杂源区62，第一P型掺杂埋层71，第二P型掺杂埋层72，第一N型掺杂导流层81，第二N型掺杂导流层82，第一栅氧化层91，第二栅氧化层92，第一多晶硅101，第二多晶硅102，层间介质11，源极金属12；所述N型掺杂碳化硅衬底2位于所述背面欧姆接触合金1的上方；所述N型掺杂碳化硅外延层3位于所述N型碳化硅衬底2上方；所述第一P型掺杂源区61位于所述N型掺杂碳化
硅外延层3内左上方；所述第一P型掺杂井区41位于所述第一P型掺杂源区61的右侧；所述第一N型掺杂源区51位于所述第一P型掺杂井区41内左上方；所述第一P型掺杂埋层71位于所述第一P型掺杂井区41的右下方；所述第一N型掺杂导流层81位于所述第一P型掺杂埋层71的上方；所述第二P型掺杂源区62位于所述N型掺杂碳化硅外延层3内右上方；所述第二P型井区42位于所述第二P型掺杂源区62的左侧；所述第二N型掺杂源区52位于所述第二P型掺杂源区62的左上方；所述第二P型掺杂埋层72位于所述第二P型掺杂井区42的左侧；所述第二N型掺杂导流层82位于所述第二N型掺杂源区52的左侧；所述第一栅氧化层91位于所述第一N型掺杂源区51、第一P型掺杂井区41、第一N型掺杂导流层81上方；所述第二栅氧化层92位于所述第二N型掺杂导流层82、第二N型掺杂源区52上方；所述第一多晶硅101位于所述第一栅氧化层91的上方，并且覆盖所述第一N型掺杂源区51、第一P型掺杂井区41和第一N型掺杂导流层81；所述第二多晶硅102位于所述第二栅氧化层92的上方，并且覆盖所述第二N型掺杂导流层82和第二N型掺杂源区52；所述层间介质11位于所述第一多晶硅101、第一N型掺杂导流层81、N型掺杂碳化硅外延3、第二N型掺杂导流层82、第二多晶硅102上方；所述源极金属12位于所述第一P型掺杂源区61、第一N型掺杂源区51、层间介质11、第二N型掺杂源区52、第二P型掺杂源区62上方，并且与所述第二栅氧化层92、第二多晶硅102和层间介质11的右侧面接触。
[0008]作为优选方式，所述N型掺杂碳化硅外延层3的掺杂浓度范围为1E15cm
‑
3 ~ 1E17cm
‑
3。
[0009]作为优选方式，所述第一P型掺杂埋层71右边界不超过所述第一N型掺杂导流层81的右边界。
[0010]作为优选方式，所述第二P型掺杂埋层72左边界不超过所述第二N型掺杂导流层82的左边界。
[0011]作为优选方式，所述第一N型掺杂导流层81为P离子注入形成，其掺杂浓度范围为1E15cm
‑3~1E19cm
‑3，结深范围为0.05um~0.5um。
[0012]作为优选方式，所述第二N型掺杂导流层82为P离子注入形成，其掺杂浓度范围为1E15cm
‑3~1E19cm
‑3，结深范围为0.05um~0.5um。
[0013]作为优选方式，所述第二多晶硅102的右侧壁和源极金属12形成欧姆接触。
[0014]本专利技术还提供一种集成栅控二极管的碳化硅分离栅MOSFET元胞的制备方法，包括以下步骤：步骤1：在N型掺杂碳化硅衬底2上外延形成N型掺杂碳化硅外延层3；步骤2：在N型掺杂碳化硅外延层3表面通过化学气相淀积形成第一阻挡层111，光刻第一阻挡层111形成第一离子注入窗口1
‑
1，采用高温Al离子注入形成第一P型掺杂井区41和第二P型掺杂井区42；高温Al离子注入的温度大于1025℃；步骤3：采用化学气象淀积在第一阻挡层111、第一P型掺杂井区41和第二P型掺杂井区42表面形成第二阻挡层112，通过刻蚀第二阻挡层112形成第二离子注入窗口1
‑
2，采用高温P离子注入形成第一N型掺杂源区51和第二N型掺杂源区52；高温P离子注入的温度大于1025℃；步骤4：去除所述第一阻挡层111和所述第二阻挡层112；采用化学气象淀积在所述N型掺杂碳化硅外延层3表面形成第三阻挡层113，并通过光刻形成第三离子注入窗口1
‑
3，
采用高温Al离子注入形成第一P型掺杂源区61和第二P型掺杂源区62；高温Al离子注入的温度大于1025℃；步骤5：去除所述第三阻挡层113；采用化学气相淀积形成第四阻挡层114，通过光刻形成第四离子注入窗口1
‑
4，采用高温Al离子注入形成第一P型掺杂埋层71和第二P型掺杂埋层72；高温Al离子注入的温度大于1025℃；步骤6：去除所述第四阻挡层114本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成栅控二极管的碳化硅分离栅MOSFET元胞，其特征在于，包括背面欧姆接触合金（1），N型掺杂碳化硅衬底（2），N型掺杂碳化硅外延层（3），第一P型掺杂井区（41），第二P型掺杂井区（42），第一N型掺杂源区（51），第二N型掺杂源区（52），第一P型掺杂源区（61），第二P型掺杂源区（62），第一P型掺杂埋层（71），第二P型掺杂埋层（72），第一N型掺杂导流层（81），第二N型掺杂导流层（82），第一栅氧化层（91），第二栅氧化层（92），第一多晶硅（101），第二多晶硅（102），层间介质（11），源极金属（12）；所述N型掺杂碳化硅衬底（2）位于所述背面欧姆接触合金（1）的上方；所述N型掺杂碳化硅外延层（3）位于所述N型碳化硅衬底（2）上方；所述第一P型掺杂源区（61）位于所述N型掺杂碳化硅外延层（3）内左上方；所述第一P型掺杂井区（41）位于所述第一P型掺杂源区（61）的右侧；所述第一N型掺杂源区（51）位于所述第一P型掺杂井区（41）内左上方；所述第一P型掺杂埋层（71）位于所述第一P型掺杂井区（41）的右下方；所述第一N型掺杂导流层（81）位于所述第一P型掺杂埋层（71）的上方；所述第二P型掺杂源区（62）位于所述N型掺杂碳化硅外延层（3）内右上方；所述第二P型井区（42）位于所述第二P型掺杂源区（62）的左侧；所述第二N型掺杂源区（52）位于所述第二P型掺杂源区（62）的左上方；所述第二P型掺杂埋层（72）位于所述第二P型掺杂井区（42）的左侧；所述第二N型掺杂导流层（82）位于所述第二N型掺杂源区（52）的左侧；所述第一栅氧化层（91）位于所述第一N型掺杂源区（51）、第一P型掺杂井区（41）、第一N型掺杂导流层（81）上方；所述第二栅氧化层（92）位于所述第二N型掺杂导流层（82）、第二N型掺杂源区（52）上方；所述第一多晶硅（101）位于所述第一栅氧化层（91）的上方，并且覆盖所述第一N型掺杂源区（51）、第一P型掺杂井区（41）和第一N型掺杂导流层（81）；所述第二多晶硅（102）位于所述第二栅氧化层（92）的上方，并且覆盖所述第二N型掺杂导流层（82）和第二N型掺杂源区（52）；所述层间介质（11）位于所述第一多晶硅（101）、第一N型掺杂导流层（81）、N型掺杂碳化硅外延（3）、第二N型掺杂导流层（82）、第二多晶硅（102）上方；所述源极金属（12）位于所述第一P型掺杂源区（61）、第一N型掺杂源区（51）、层间介质（11）、第二N型掺杂源区（52）、第二P型掺杂源区（62）上方，并且与所述第二栅氧化层（92）、第二多晶硅（102）和层间介质（11）的右侧面接触。2.根据权利要求1所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞，其特征在于：所述N型掺杂碳化硅外延层（3）的掺杂浓度范围为1E15cm
‑
3 ~ 1E17cm
‑3。3.根据权利要求1所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞，其特征在于：所述第一P型掺杂埋层（71）右边界不超过所述第一N型掺杂导流层（81）的右边界。4.根据权利要求1所述的一种集成栅控二极管的碳化硅分离栅MOSFET元胞，其特征在于：所述第二P型掺杂埋层（72）左边界不超过所述第二N型掺杂导流层（82）的左边界。5.根据权利要求1所述的一种集成栅控二极管的碳...

【专利技术属性】
技术研发人员：顾航，高巍，戴茂州，
申请(专利权)人：成都蓉矽半导体有限公司，
类型：发明
国别省市：