一种沟槽栅半导体器件及其制备方法技术

本发明专利技术涉及一种沟槽栅半导体器件及其制备方法，所述沟槽栅半导体器件包括：P+衬底；位于所述P+衬底上的N

【技术实现步骤摘要】
一种沟槽栅半导体器件及其制备方法


[0001]本专利技术涉及半导体
，尤其涉及一种沟槽栅半导体器件及其制备方法。

技术介绍

[0002]由于SiC(Silicon Carbide，碳化硅)的禁带宽度、临界击穿电场、热导率和载流子饱和漂移速度等特性指标是Si(Silicon，硅)的三倍有余，SiC已然成为制作电力电子器件的绝佳材料，如制作LDMOS(Laterally Doubl e
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Diffused Metal
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Oxide
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Semiconductor，横向双扩散金属
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氧化物
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半导体)器件和MOSFET(Metal
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Oxide
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Semiconductor Field
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Effect Transistor，金属
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氧化物
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半导体场效应晶体管)器件等。与MOSFET器件相比，LDMO S器件具备增益高、线性范围宽和失真小等优点；而且，LDMOS器件的S本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽栅半导体器件，其特征在于，所述半导体器件包括：P+衬底；位于所述P+衬底上的N
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漂移区；位于所述N
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漂移区一侧的多阶介质层和P阱区，位于所述N
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漂移区另一侧的N+漏区；其中，所述多阶介质层内设有多晶硅栅，所述P阱区内设有N+阱区和P+区。2.根据权利要求1所述的沟槽栅半导体器件，其特征在于，所述P阱区与所述多阶介质层位于所述N
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漂移区内部邻近源极一侧顶端，所述N+漏区位于所述N
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漂移区内部邻近漏极一侧顶端；所述P阱区与所述多阶介质层相连。3.根据权利要求2所述的沟槽栅半导体器件，其特征在于，所述多阶介质层包括至少2阶介质层，所述至少2阶介质层成台阶设置，且所述至少2阶介质层从漏极到源极方向的台阶深度逐阶增大；位于所述多晶硅栅下方的介质层的厚度不低于50nm。4.根据权利要求2所述的沟槽栅半导体器件，其特征在于，所述N+阱区和所述P+区相邻，且所述N+阱区靠近所述多晶硅栅。5.根据权利要求4所述的沟槽栅半导体器件，其特征在于，所述P阱区上方设有源极金属，所述源极金属位于所述N+阱区和所述P+区上方；所述N+漏区上方设有漏极金属。6.根据权利要求5所述的沟槽栅半导体器件，其特征在于，所述N+阱区和所述P+区上方设有第一金属层，所述N+阱区、所述P+区均与所述第一金属层欧姆接触，所述第一金属层与所述源极金属相连，所述N+漏区上方设有第二金属层，所述N+漏区与所述第二金属层欧姆接触，所述第二金属层与所述漏极金属相连。7.根据权利要求1所述的沟槽栅半导体器件，其特征在于，所述N
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漂移区采用SiC材料、Si材料、GaN材料或GaO材料。8.一种根据权利要求1至7任一项所述的沟槽栅半导体器件的沟槽栅半导...

【专利技术属性】
技术研发人员：梁世维，王俊，陈炳如，舒磊，王亮，李同德，王成杰，樊帆，
申请(专利权)人：北京微电子技术研究所，
类型：发明
国别省市：