用于屏蔽栅型MOSFET的测试结构和晶圆制造技术

本实用新型专利技术公开了一种用于屏蔽栅型MOSFET的测试结构和晶圆，测试结构与屏蔽栅型MOSFET位于同一晶圆中，测试结构包括：至少一个沟槽；位于沟槽中的第一多晶硅层和第二多晶硅层，以及隔离第一多晶硅层和第二多晶硅层的氧化层；第一导电柱，与第一多晶硅层电连接；第二导电柱，与第二多晶硅层电连接；其中，第一多晶硅层为屏蔽栅型MOSFET中屏蔽栅的模拟结构，第二多晶硅层为屏蔽栅型MOSFET中沟道栅的模拟结构；第一多晶硅层、氧化层和第二多晶硅层构成电容结构。该测试结构，通过第一多晶硅层、氧化层与第二多晶硅层组成的电容结构，可以对氧化层进行监测，进而提升屏蔽栅型MOSFET的可靠性和生产效率，降低生产成本。降低生产成本。降低生产成本。

【技术实现步骤摘要】
用于屏蔽栅型MOSFET的测试结构和晶圆


[0001]本技术涉及半导体
，具体涉及一种用于屏蔽栅型MOSFET的测试结构和晶圆。

技术介绍

[0002]MOSFET(Metal
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Oxide
‑
Semiconductor Field
‑
Effect Transistor，金属
‑
氧化物
‑
半导体场效应晶体管)作为集成电路中的重要组成部分，被广泛应用于电源、负载驱动等多个领域。屏蔽栅型MOSFET(Shield Gate Trench MOSFET，SGT MOSFET)是由传统沟槽型MOSFET发展而来，在中低电压领域保留了传统沟槽型MOSFE的低导通阻抗Rds(on)的优点，因具备更快的开关速度和更低的开关损耗等优点得到了广泛的应用。
[0003]屏蔽栅型MOSFET包括位于沟槽内的屏蔽栅和沟道栅。根据屏蔽栅和沟道栅的相对位置关系不同，屏蔽栅型MOSFET又可进一步分为不同的类型，如上下分离栅结构和左右分离栅结构。一种典型上下分离栅结构的屏蔽栅型MOSFET中，沟道栅位于屏蔽栅的上方且二者之间通过介质层(Inter Poly Oxide，IPO)分隔。
[0004]现有屏蔽栅型MOSFET的制作工艺，大致可包括如下步骤：S1、在外延片上形成沟槽，在沟槽侧壁以及外延层表面生长介质层如氧化层，然后在沟槽内填充多晶硅，且多晶硅层也覆盖于外延层表面的氧化层上，随后对多晶硅进行平坦化处理；S2、在对源区进行保护前提下，对位于栅区的多晶硅进行部分刻蚀，使外延层表面的多晶硅被刻蚀完全，沟槽内多晶硅的表面低于沟槽的顶部；S3、对栅区沟槽内的氧化层进行部分腐蚀，仅保留沟槽内多晶硅下方及侧方的氧化层；S4、在多晶硅顶部以及沟槽侧壁形成介质层如氧化层，其中栅区沟槽内多晶硅顶部形成的氧化层即为IPO，栅区沟槽侧壁的氧化层作为栅氧化层；S5、再次生长多晶硅，使位于栅区的沟槽被多晶硅填充完全，此外外延层和源区表面也会生长一层多晶硅；S6、对多晶硅进行平坦化处理(如化学机械研磨CMP或多晶硅回刻)；S7、生长层间介质层(ILD)并进行接触孔光刻与刻蚀，将栅极多晶硅与源极多晶硅分别引出，其中源极多晶硅与器件源极通过金属互联。由于源极多晶硅与栅极多晶硅需分别引出，所以源极多晶硅与栅极多晶硅之间的隔离结构即IPO层的隔离质量是器件制作过程中需要重点监控的关键。
[0005]因此，需要设计一种屏蔽栅型MOSFET的测试结构，以对IPO层的制程进行监测。

技术实现思路

[0006]鉴于上述问题，本技术的目的在于提供一种用于屏蔽栅型MOSFET的测试结构，以对IPO层进行监测。本技术的目的还在于提供一种晶圆，包括上述测试结构以及屏蔽栅型MOSFET的管芯。
[0007]根据本技术的一方面，提供一种用于屏蔽栅型MOSFET的测试结构，与屏蔽栅型MOSFET位于同一晶圆中，该测试结构包括：
[0008]至少一个沟槽；
[0009]位于沟槽中的第一多晶硅层和第二多晶硅层，以及隔离第一多晶硅层和第二多晶
硅层的氧化层；
[0010]第一导电柱，与第一多晶硅层电连接；
[0011]第二导电柱，与第二多晶硅层电连接；
[0012]其中，第一多晶硅层为屏蔽栅型MOSFET中屏蔽栅的模拟结构，第二多晶硅层为屏蔽栅型MOSFET中沟道栅的模拟结构；第一多晶硅层、氧化层和第二多晶硅层构成电容结构。
[0013]可选地，第二多晶硅层的底端和部分侧部被第一多晶硅层包围。
[0014]可选地，第一多晶硅层的顶端与第二多晶硅层的顶端平齐。
[0015]可选地，还包括：第一电极，与第一导电柱电连接；第二电极，与第二导电柱电连接。
[0016]可选地，该测试结构位于晶圆的划片槽；或者，该测试结构位于晶圆管芯区域的无效区域。
[0017]可选地，晶圆包括衬底以及位于衬底上的外延层，沟槽位于衬底和外延层形成的叠层结构中。
[0018]可选地，还包括：绝缘层，位于第一多晶硅层与叠层结构之间。
[0019]可选地，前述氧化层包围第二多晶硅层并位于叠层结构中。
[0020]可选地，测试结构的沟槽与屏蔽栅型MOSFET中的沟槽的深度相等。
[0021]根据本技术的另一方面，提供一种晶圆，包括管芯区域和相邻管芯区域之间的划片槽，管芯区域包括屏蔽栅型MOSFET，该晶圆还包括如前所述的测试结构，该测试结构位于划片槽或位于管芯区域中的无效区域。
[0022]本申请提供的用于屏蔽栅型MOSFET的测试结构，其中的第一多晶硅层、氧化层以及第二多晶硅层构成一个电容器，两个多晶硅层分别作为电容的上、下极板，氧化层作为电容的层间介质层。通过测量电容器两个电极引出端之间的电连接关系并周期性的监测两个电极引出端之间的电容值，即可判断氧化层的质量是否出现波动。
[0023]具体而言，若屏蔽栅型MOSFET的制造工艺稳定，特别是IPO的形成工艺稳定，则任意时间、不同批次的屏蔽栅型MOSFET中，因为对应的测试结构相同，所以其测试数值也应相同或在允许的范围内，由此通过监测该测试结构的电容值是否发生变化，可以间接监测屏蔽栅型MOSFET中氧化层的质量。
[0024]进一步地，基于该测试结构的测试手段简单可行，结果准确。并且由于该测试结构与屏蔽栅型MOSFET器件的沟槽同步形成，不增加屏蔽栅型MOSFET的制程，并且提升了屏蔽栅型MOSFET的可靠性和生产效率，降低了生产成本。
[0025]本申请提供的晶圆，由于包括上述屏蔽栅型MOSFET以及上述用于屏蔽栅型MOSFET的测试结构，因而在晶圆加工制程中，可以对屏蔽栅型MOSFET的IPO层的质量进行监控，从而可以保证晶圆的加工质量。
附图说明
[0026]通过以下参照附图对本技术实施例的描述，本技术的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0027]图1a至图1g示出了现有一种典型的屏蔽栅型MOSFET的制造方法中各阶段的截面图；
[0028]图2示出了本技术实施例提供的用于屏蔽栅型MOSFET的测试结构的剖面立体图；
[0029]图3示出了根据本技术实施例的晶圆中测试结构与屏蔽栅型MOSFET器件的位置关系图；
[0030]图4A
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图10B示出了测试结构和屏蔽栅型MOSFET同步形成的各步骤截面图，其中，附图编号中的A和B分别表示同一时刻不同方位的截面图。
具体实施方式
[0031]以下将参照附图更详细地描述本技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0032]应当理解，在描述器件的结构时，当将一层、一个区域称为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于屏蔽栅型MOSFET的测试结构，与所述屏蔽栅型MOSFET位于同一晶圆中，其特征在于，所述测试结构包括：至少一个沟槽；位于所述沟槽中的第一多晶硅层和第二多晶硅层，以及隔离所述第一多晶硅层和所述第二多晶硅层的氧化层；第一导电柱，与所述第一多晶硅层电连接；第二导电柱，与所述第二多晶硅层电连接；其中，所述第一多晶硅层为所述屏蔽栅型MOSFET中屏蔽栅的模拟结构，所述第二多晶硅层为所述屏蔽栅型MOSFET中沟道栅的模拟结构；所述第一多晶硅层、所述氧化层和所述第二多晶硅层构成电容结构。2.根据权利要求1所述的测试结构，其特征在于，所述第二多晶硅层的底端和部分侧部被所述第一多晶硅层包围。3.根据权利要求2所述的测试结构，其特征在于，所述第一多晶硅层的顶端与所述第二多晶硅层的顶端平齐。4.根据权利要求1所述的测试结构，其特征在于，还包括：第一电极，与所述第一导电柱电连接；第二电极，与所述第二导电柱电连接。5.根据权利要求1
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【专利技术属性】
技术研发人员：朱林迪，陈丽颖，胡磊，王超，常东旭，李静怡，
申请(专利权)人：北京燕东微电子科技有限公司，
类型：新型
国别省市：