一种芯片崩边检测电路及存储芯片制造技术

本发明专利技术公开了一种芯片崩边检测电路及存储芯片，涉及半导体集成电路技术领域。该电路用于检测芯片是否崩边，所述芯片崩边检测电路包括:崩边检测线、供电模块、切换模块、锁存模块和识别模块；所述切换模块的第一端通过所述崩边检测线连接所述供电模块，其第三端接地，且其第四端连接所述锁存模块的输入端；上电复位信号连接所述切换模块的第二端，用于控制锁存模块接地或通过所述崩边检测线连接所述供电模块；所述锁存模块的输出端连接所述识别模块；本申请的电路能解决现有FT测试检测效率低且无法实现全方位检测的问题，从而可以实现对芯片的全方位自动化检测。芯片的全方位自动化检测。芯片的全方位自动化检测。

【技术实现步骤摘要】
一种芯片崩边检测电路及存储芯片


[0001]本申请涉及半导体集成电路
，具体而言，涉及一种芯片崩边检测电路及存储芯片。

技术介绍

[0002]晶圆经过CP测试后，需要磨划做成封装片，再经过FT测试，测试结果为良品后才能销售到客户手上。虽然晶圆的磨划技术经过了多次迭代，但在晶圆切割的过程中仍有概率出现芯片崩边的情况。对于FT测试，特别是对于低成本FT测试而言，如果FT测试覆盖率不全，芯片崩边造成的潜在失效可能不容易被察觉出来，最终客户手上会收到潜在失效的芯片。例如一颗大容量的存储芯片，现有的FT测试往往不会覆盖全部的存储区域，而是选择几个特征区域并确认其功能是否正常，检测效率较低，并且无法实现全方位检测。
[0003]因此，现有技术有待改进和发展。

技术实现思路

[0004]本申请的目的在于提供一种芯片崩边检测电路及存储芯片，能解决现有FT测试检测效率低且无法实现全方位检测的问题，从而可以实现对芯片的全方位自动化检测。
[0005]第一方面，本申请提供了一种芯片崩边检测电路，用于检测芯片是否崩边，所述芯片崩边检测电路包括:崩边检测线、供电模块、切换模块、锁存模块和识别模块；所述切换模块的第一端通过所述崩边检测线连接所述供电模块，其第三端接地，且其第四端连接所述锁存模块的输入端；上电复位信号连接所述切换模块第二的输入端，用于控制锁存模块接地或通过所述崩边检测线连接所述供电模块；所述锁存模块的输出端连接所述识别模块。
[0006]本申请提供的芯片崩边检测电路在上电复位完成后可以自动判断芯片是否崩边，能解决现有FT测试检测效率低且无法实现全方位检测的问题，从而可以实现对芯片的全方位自动化检测。
[0007]可选地，本申请所述的芯片崩边检测电路中，所述切换模块包括充电mos管和放电mos管；所述充电mos管的源极通过所述崩边检测线连接所述供电模块，其漏极与所述放电mos管的漏极连接在一起作为所述切换模块的第四端，且其栅极与所述放电mos管的栅极连接在一起作为所述切换模块的第二端；所述放电mos管的源极接地。
[0008]可选地，本申请所述的芯片崩边检测电路中，所述充电mos管为p管，所述放电mos管为n管。
[0009]可选地，本申请所述的芯片崩边检测电路中，所述芯片崩边检测电路还包括分压
模块；所述供电模块通过所述分压模块和所述崩边检测线连接所述充电mos管的源极。
[0010]可选地，本申请所述的芯片崩边检测电路中，所述分压模块包括第一电阻。
[0011]可选地，本申请所述的芯片崩边检测电路中，所述供电模块包括供电电压。
[0012]可选地，本申请所述的芯片崩边检测电路中，所述锁存模块包括第一非门、第二非门；所述第一非门的输入端与所述第二非门的输出端连接在一起作为所述锁存模块的输入端，其输出端与所述第二非门的输入端连接在一起作为所述锁存模块的输出端。
[0013]可选地，本申请所述的芯片崩边检测电路中，所述识别模块包括第三非门、第四非门和第一或门；崩边检测使能信号通过所述第三非门连接所述第一或门的一输入端；所述第四非门的输入端为所述识别模块的输入端，其输出端连接所述第一或门的另一输入端；所述第一或门的输出端输出检测结果信号。
[0014]可选地，本申请所述的芯片崩边检测电路中，所述芯片包括芯片保护环；所述崩边检测线环绕芯片保护环一周进行布线。
[0015]第二方面，本申请还提供了一种存储芯片，包括如上述任一所述的芯片崩边检测电路。
[0016]由上可知，本申请提供了一种芯片崩边检测电路及存储芯片，其中本申请提供的芯片崩边检测电路在上电复位完成后可以自动判断芯片是否崩边，能解决现有FT测试检测效率低且无法实现全方位检测的问题，从而可以实现对芯片的全方位自动化检测。
[0017]本申请的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请实施例了解。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。
附图说明
[0018]图1为本申请实施例提供的一种芯片崩边检测电路的电路图。
[0019]图2为本申请实施例提供的一种简化后的芯片崩边检测电路的电路图。
[0020]图3是本申请实施例提供的一种芯片崩边检测电路中芯片崩边检测结果为未崩边时各信号的时序图。
[0021]图4是本申请实施例提供的一种芯片崩边检测电路中芯片崩边检测结果为崩边时各信号的时序图。
[0022]标号说明：100、崩边检测线；200、供电模块；300、切换模块；310、充电mos管；320、放电mos管；400、锁存模块；410、第一非门；420、第二非门；500、识别模块；510、第三非门；520、第四非门；530、第一或门；600、分压模块；610、第一电阻；800、金属边；900、芯片保护环。
具体实施方式
[0023]下面将结合本申请实施例中附图，对本申请实施例中的技术方案进行清楚、完整
地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0024]应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
[0025]请参照图1、图2、图3和图4，图1是本申请一些实施例中的一种芯片崩边检测电路的电路图，图2是本申请一些实施例中的一种简化后的芯片崩边检测电路的电路图，图3是本申请一些实施例中的一种芯片崩边检测电路中芯片崩边检测结果为未崩边时各信号的时序图，图4是本申请一些实施例中的一种芯片崩边检测电路中芯片崩边检测结果为崩边时各信号的时序图，其中该电路用于检测芯片是否崩边，包括:崩边检测线100、供电模块200、切换模块300、锁存模块400和识别模块500；切换模块300的第一端通过崩边检测线100连接供电模块200，其第三端接地，且其第四端连接锁存模块400的输入端；上电复位信号连接切换模块300的第二端，用于控制锁存模块400接地或通过崩边检测线100连接供电模块200；锁存模块400的输出端连接识别模块500。
[0026]具体应用中，芯片从上电到供电模块200正常供电需要时间，因此在芯片上电后需要一个复位信号对芯片进行复位，以避免正常供电前芯片就开始工作导致发生错误，此过程即为上电复位。
[0027]更具体地，图中完整的崩边检测线100覆盖在待检测位置；图中的POR本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片崩边检测电路，其特征在于，用于检测芯片是否崩边，所述芯片崩边检测电路包括:崩边检测线（100）、供电模块（200）、切换模块（300）、锁存模块（400）和识别模块（500）；所述切换模块（300）的第一端通过所述崩边检测线（100）连接所述供电模块（200），其第三端接地，且其第四端连接所述锁存模块（400）的输入端；上电复位信号连接所述切换模块（300）的第二端，用于控制锁存模块（400）接地或通过所述崩边检测线（100）连接所述供电模块（200）；所述锁存模块（400）的输出端连接所述识别模块（500）。2.根据权利要求1所述的一种芯片崩边检测电路，其特征在于，所述切换模块（300）包括充电mos管（310）和放电mos管（320）；所述充电mos管（310）的源极通过所述崩边检测线（100）连接所述供电模块（200），其漏极与所述放电mos管（320）的漏极连接在一起作为所述切换模块（300）的第四端，且其栅极与所述放电mos管（320）的栅极连接在一起作为所述切换模块（300）的第二端；所述放电mos管（320）的源极接地。3.根据权利要求2所述的一种芯片崩边检测电路，其特征在于，所述充电mos管（310）为p管，所述放电mos管（320）为n管。4.根据权利要求2所述的一种芯片崩边检测电路，其特征在于，所述芯片崩边检测电路还包括分压模块（600）；所述供电模块（200）通过所述分压模块（600）和所述崩边检...

【专利技术属性】
技术研发人员：温靖康，鲍奇兵，高益，王振彪，吴彤彤，
申请(专利权)人：芯天下技术股份有限公司，
类型：发明
国别省市：