集成电路封装框架制造技术

本申请涉及集成电路，公开了一种集成电路封装框架，在同样规格的封装中可以提供更好的散热性能。该封装框架包括：片状的基岛，芯片，散热片和两个连接筋；基岛的第一面与芯片贴合，散热片配置在基岛的第二面，芯片和散热片的覆盖范围均在基岛的覆盖范围之内；基岛总体上呈矩形轮廓，该矩形轮廓两条相对边的中部各自形成向基岛中心凹陷的内凹结构，两个连接筋分别在两个内凹结构内与基岛连接；基岛的第一面的一个角设置有局部电镀区域，局部电镀区域与芯片之间以预定的安全距离隔开，局部电镀区域的覆盖范围有部分与散热片的覆盖范围重合，局部电镀区域的打线位置位于重合部分。局部电镀区域的打线位置位于重合部分。局部电镀区域的打线位置位于重合部分。

【技术实现步骤摘要】
集成电路封装框架


[0001]本申请涉及集成电路，特别涉及集成电路封装技术。

技术介绍

[0002]本部分旨在为权利要求书中陈述的本申请的实施方式提供背景或上下文。此处的描述不因为包括在本部分中就承认是已被公开的现有技术。
[0003]在半导体封装领域，特别是针对高集成度和高性能的芯片，小尺寸和高密度的封装技术已经成为一种普遍应用的解决方案。例如，SSOP（Shrink Small
‑
Outline Package）作为一种常见的封装类型，在电子设备不断追求小型化的趋势下获得了广泛应用。SSOP封装具有小尺寸和紧凑的引脚间距，满足了电子设备小型化的需求，并且提供了高引脚密度，支持了更复杂的功能集成。然而，尽管SSOP封装在满足许多应用需求方面具有显著优势，但也存在一些局限性和问题需要解决。
[0004]现有的SSOP封装在面对功率较大的芯片时无法有效解决散热问题。随着芯片性能的提升，功耗也相应增加，这导致芯片产生更多的热量。然而，现有的SSOP封装在散热设计方面存在一定的局限性，散热片的面积有限，无法有效地排除热量，可能会导致芯片的温度过高，进而影响芯片的稳定性和寿命。

技术实现思路

[0005]本申请的目的在于提供一种集成电路封装框架，在同样规格的封装中可以提供更好的散热性能。
[0006]本申请公开了一种集成电路封装框架，包括：片状的基岛，芯片，散热片和两个连接筋；所述基岛的第一面与所述芯片贴合，所述散热片配置在所述基岛的第二面，所述芯片和所述散热片的覆盖范围均在所述基岛的覆盖范围之内；所述基岛总体上呈矩形轮廓，该矩形轮廓包括相对的第一边和第二边，第一边和第二边的中部各自形成向所述基岛中心凹陷的内凹结构，所述两个连接筋分别在两个所述内凹结构内与所述基岛连接，且所述两个连接筋与所述基岛的两个连接点之间的距离小于第一边和第二边之间的距离；所述基岛的第一面的一个角设置有局部电镀区域，所述局部电镀区域与所述芯片之间以预定的安全距离隔开，所述局部电镀区域的覆盖范围有部分与所述散热片的覆盖范围重合，所述局部电镀区域的打线位置位于重合部分。
[0007]在一个优选例中，所述框架包括M个引脚，其中至少N个相邻引脚之间通过导电的内部打线区域连接在一起，M>N>1，所述内部打线区域通过多条金属线与所述芯片电连接，其中至少一条金属线在所述内部打线区域中的打线位置位于两个相邻引脚之间。
[0008]在一个优选例中，所述内凹结构呈半圆弧形状，所述连接筋与所述基岛的连接点在该半圆弧形状最靠近所述基岛中心的位置。
[0009]在一个优选例中，所述内凹结构呈矩形，其中所述连接筋与所述基岛的连接点在所述矩形靠近所述基岛中心的一条边上。
[0010]在一个优选例中，所述局部电镀区域是镀银区。
[0011]在一个优选例中，所述局部电镀区域接地。
[0012]在一个优选例中，所述局部电镀区域接电源。
[0013]在一个优选例中，在一个所述基岛上封装一个芯片。
[0014]在一个优选例中，在一个所述基岛上封装多个芯片。
[0015]在一个优选例中，所述封装框架为塑封封装框架。
[0016]在本申请的实施方式中，通过在矩形基岛的一对相对边上分别构建内凹结构，使得基岛在这个方向上的尺寸可以超过与两个连接筋的两个连接点之间的距离，从而使得基岛可以做得更大，相应地可以布置更大散热片，从而在同样规则的封装中可以提高散热性能。此外，还可以有更大的可容纳芯片的区域。因为局部电镀区域和芯片之间要有一定的安全距离，所以局部电镀区域也限制了芯片的尺寸。当基岛因为内凹结构的存在而可以做得更大时，局部电镀区域也可以布置在基岛与连接筋的连接点之外的区域，从而减小了对芯片尺寸的限制，可以有更大的可容纳芯片的区域。局部电镀区域的打线位置位于局部电镀区域与散热片重合的区域，可以避免脱线风险。
[0017]因为内凹结构的存在，使得基岛的四个角可以超越原本连接筋的限制向外延伸，这使得在基岛一个角上的局部电镀区域的位置也向外移动。因为局部电镀区域通常和芯片有一定的安全间隔，所以局部电镀区域的外移也留出更多的空间给芯片，从而可以布置更大芯片或更多芯片。
[0018]进一步地，通过将多个相邻引脚用导电材料连接在一起，形成一整块内部打线区域，该区域的大小显著大于原来这些相邻引脚的打线区域之和，这样可以在原来不能打线的位置（例如两个引脚之间）打线，从而能够在芯片和内部打线区域之间打更多的金属线，这些并联的金属线可以大大减少打线电阻和引脚电阻。
[0019]上述
技术实现思路
中公开的各个技术特征、在下文各个实施方式和例子中公开的各技术特征、以及附图中公开的各个技术特征，都可以自由地互相组合，从而构成各种新的技术方案（这些技术方案均应该视为在本说明书中已经记载），除非这种技术特征的组合在技术上是不可行的。例如，在一个例子中公开了特征A+B+C，在另一个例子中公开了特征A+B+D+E，而特征C和D是起到相同作用的等同技术手段，技术上只要择一使用即可，不可能同时采用，特征E技术上可以与特征C相组合，则，A+B+C+D的方案因技术不可行而应当不被视为已经记载，而A+B+C+E的方案应当视为已经被记载。
附图说明
[0020]图1是根据本申请一个实施例的单芯片集成电路封装框架示意图；图2是根据本申请一个实施例的多芯片集成电路封装框架示意图；图3是根据本申请一个实施例的单芯片集成电路封装框架示意图；图4是根据本申请一个实施例的多芯片集成电路封装框架示意图。
[0021]图中用到的附图标记如下：芯片1
基岛2散热片3连接筋4内凹结构5塑封封装外部轮廓6局部电镀区域7融合多个引脚的内部打线区域8引脚9芯片边缘和基岛边缘之间的间隔10第一边11第二边12
具体实施方式
[0022]在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
[0023]部分概念的说明：基岛：在半导体封装中，基岛（Die Pad）是一种重要的组成部分。基岛是半导体芯片被安装并固定的地方，同时也是芯片与封装体的物理和电气连接点。基岛的设计和材料选择对于半导体封装的性能和可靠性具有关键性的影响。基岛的尺寸和形状取决于封装的设计和芯片的需求。基岛通常由导电材料（如铜或铝）制成，以便提供良好的电气连接。此外，基岛也可以作为散热部件，将芯片产生的热量传导到封装体，然后散发到环境中，以防止芯片过热。
[0024]打线：在半导体封装中，打线（Wire Bonding）是一种常用的互连技术，用于连接芯片（Die）和封装引脚（Leads）或其他电子设备。打线过程通常由专门的设备完成，首先在芯片上选择一个焊点，然后将一根非常细的金属线（通常是金线或铜线）连接到这个焊点上，然后通过超声波、热压或其他方法将线固定到本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路封装框架，其特征在于，包括：片状的基岛，芯片，散热片和两个连接筋；所述基岛的第一面与所述芯片贴合，所述散热片配置在所述基岛的第二面，所述芯片和所述散热片的覆盖范围均在所述基岛的覆盖范围之内；所述基岛总体上呈矩形轮廓，该矩形轮廓包括相对的第一边和第二边，第一边和第二边的中部各自形成向所述基岛中心凹陷的内凹结构，所述两个连接筋分别在两个所述内凹结构内与所述基岛连接，且所述两个连接筋与所述基岛的两个连接点之间的距离小于第一边和第二边之间的距离；所述基岛的第一面的一个角设置有局部电镀区域，所述局部电镀区域与所述芯片之间以预定的安全距离隔开，所述局部电镀区域的覆盖范围有部分与所述散热片的覆盖范围重合，所述局部电镀区域的打线位置位于重合部分。2.如权利要求1所述的集成电路封装框架，其特征在于，所述框架包括M个引脚，其中至少N个相邻引脚之间通过导电的内部打线区域连接在一起，M>N>1，所述内部打线区域通过多条金属线与所...

【专利技术属性】
技术研发人员：王玲，夏晨，张泽飞，
申请(专利权)人：上海类比半导体技术有限公司，
类型：发明
国别省市：