半导体器件及其制备方法技术

本申请提供一种半导体器件及其制备方法，半导体器件包括芯片区以及围绕芯片区设置的划片区，半导体器件包括晶圆衬底、栅走线以及导电材料，晶圆衬底位于芯片区以及划片区，栅走线间隔设置于位于芯片区的晶圆衬底上且沿第一方向延伸，晶圆衬底具有位于芯片区且填充有导电材料第一沟槽和第二沟槽，第一沟槽和第二沟槽的两端与相邻的栅走线连接且沿第一方向交替排列；第一沟槽以及第二沟槽均包括第一分槽以及与第一分槽连接的第二分槽，第一分槽沿第二方向延伸，第二方向与第一方向垂直，第一沟槽的第二分槽朝向背离第二沟槽的一面凸出设置，第二沟槽的第二分槽朝向背离第二沟槽的一面凸出设置。半导体器件通过上述设置，可以降低晶圆的翘曲程度。以降低晶圆的翘曲程度。以降低晶圆的翘曲程度。

【技术实现步骤摘要】
半导体器件及其制备方法


[0001]本申请涉及半导体
，具体涉及一种半导体器件及其制备方法。

技术介绍

[0002]在半导体制造工艺中，半导体器件的半导体芯片采用的器件沟槽，其方向多存在于同一方向，当芯片面积较大且沟槽到达一定深度时，沟槽内的填充材料和晶圆衬底之间就会产生较大的应力，进而会给晶圆表面带来集中在一个方向上的应力，导致晶圆翘曲，这会直接影响器件接触孔的精确位置，从而降低芯片性能和良率。

技术实现思路

[0003]鉴于此，本申请提供一种半导体器件及其制备方法，以降低晶圆的翘曲程度。
[0004]本申请提供一种半导体器件，所述半导体器件包括芯片区以及围绕所述芯片区设置的划片区，所述半导体器件包括晶圆衬底、栅走线以及导电材料，所述晶圆衬底位于所述芯片区以及所述划片区，所述栅走线间隔设置于所述晶圆衬底上且沿第一方向延伸，所述栅走线位于所述芯片区，所述晶圆衬底具有间隔设置的第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽位于所述芯片区且填充有所述导电材料，所述第一沟槽和所述第二沟槽的两端与相邻的所述栅走线连接，所述第一沟槽和所述第二沟槽沿第一方向交替排列；其中，所述第一沟槽以及所述第二沟槽均包括第一分槽以及与所述第一分槽连接的第二分槽，所述第一分槽沿第二方向延伸，所述第二方向与所述第一方向垂直，所述第一沟槽的所述第二分槽朝向所述第一沟槽的所述第一分槽背离所述第二沟槽的一面凸出设置，所述第二沟槽的所述第二分槽朝向所述第二沟槽的所述第一分槽背离所述第一沟槽的一面凸出设置。
[0005]在一些实施例中，所述第二分槽通过所述第一分槽与所述栅走线连接。
[0006]在一些实施例中，所述第一沟槽的所述第二分槽与所述第二沟槽的所述第二分槽对应设置，所述第一沟槽的所述第一分槽与所述第二沟槽的所述第一分槽对应设置。
[0007]在一些实施例中，所述第二分槽包括中间槽以及连接于所述中间槽两端的弯折槽，所述中间槽与所述弯折槽之间具有45
°
倾角。
[0008]在一些实施例中，所述第二分槽包括长槽以及短槽，所述短槽与所述长槽之间通过所述第一分槽连接，所述长槽的长度大于所述短槽的长度。
[0009]在一些实施例中，所述长槽和所述短槽均包括中间槽以及与所述中间槽两端连接的弯折槽，所述中间槽与所述弯折槽之间具有90
°
倾角，所述长槽的所述弯折槽的长度大于所述短槽的所述弯折槽的长度。
[0010]在一些实施例中，所述第一分槽与所述第二分槽之间具有45
°
倾角。
[0011]在一些实施例中，所述第一沟槽以及所述第二沟槽还包括与所述第一分槽连接的第三分槽，所述第三分槽位于所述第一分槽背离所述第二分槽的一侧，所述第一沟槽的所述第三分槽设置于所述第二沟槽相邻的所述第三分槽之间。
在一些实施例中，所述第一分槽与所述第三分槽之间具有45
°
倾角。
[0012]本申请还提供一种半导体器件的制备方法，用于制备如上所述的半导体器件，所述半导体器件包括芯片区以及围绕所述芯片区设置的划片区；提供一晶圆衬底，所述晶圆衬底位于所述芯片区以及所述划片区；对所述晶圆衬底进行图案化处理，刻出位于所述芯片区且沿第一方向交替排列的第一沟槽以及第二沟槽，所述第一沟槽以及所述第二沟槽包括第一分槽以及所述第一分槽连接的第二分槽，所述第一分槽沿第二方向延伸，所述第二方向与所述第一方向垂直，所述第一沟槽的所述第二分槽朝向所述第一沟槽的所述第一分槽背离所述第二沟槽的一面凸出设置，所述第二沟槽的所述第二分槽朝向所述第二沟槽的所述第一分槽背离所述第一沟槽的一面凸出设置；在所述第一沟槽以及所述第二沟槽内填充导电材料；在所述晶圆衬底上形成位于所述芯片区的栅走线，所述栅走线沿所述第一方向延伸，所述第一沟槽和所述第二沟槽的两端与相邻的所述栅走线连接。
[0013]本申请提供一种半导体器件及其制备方法，半导体器件包括芯片区以及围绕芯片区设置的划片区，半导体器件包括晶圆衬底、栅走线以及导电材料，晶圆衬底位于芯片区以及划片区，栅走线间隔设置于位于芯片区的晶圆衬底上且沿第一方向延伸，晶圆衬底具有位于芯片区且填充有导电材料第一沟槽和第二沟槽，第一沟槽和第二沟槽的两端与相邻的栅走线连接且沿第一方向交替排列；第一沟槽以及第二沟槽均包括第一分槽以及与第一分槽连接的第二分槽，第一分槽沿第二方向延伸，第二方向与第一方向垂直，第一沟槽的第二分槽朝向背离第二沟槽的一面凸出设置，第二沟槽的第二分槽朝向背离第二沟槽的一面凸出设置。半导体器件通过上述设置，可以降低晶圆的翘曲程度。
附图说明
[0014]为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0015]图1是本申请提供的半导体器件的第一种结构示意图；图2是图1中A处的放大结构示意图；图3是图1中的半导体器件沿BC的截面结构示意图；图4是本申请提供的半导体器件的第二种结构示意图；图5是本申请提供的半导体器件的第三种结构示意图；图6是图5中D处放大结构示意图；图7是本申请提供的半导体器件的第四种结构示意图；图8是图7中E处放大结构示意图；图9是本申请提供的半导体器件的制备方法的流程示意图；图10是本申请提供的半导体器件的制备方法的流程结构示意图。
[0016]附图标记：10、半导体器件；11、芯片区；12、划片区；100、晶圆衬底；110、第一沟槽；111、第一
分槽；112、第二分槽；113、中间槽；114、弯折槽；115、长槽；116、短槽；120、第二沟槽；130、无效沟槽；131、第一无效槽；132、第二无效槽；133、第一子槽；134、第二子槽；135、第三子槽；140、第三分槽；150、P型掺杂区；200、栅走线；300、导电材料；310、第一分层；320、第二分层；400、第一氧化层；500、第二氧化层；600、发射极金属。
具体实施方式
[0017]下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
[0018]本申请提供一种半导体器件及其制备方法，半导体器件包括芯片区以及围绕芯片区设置的划片区，半导体器件包括晶圆衬底、栅走线以及导电材料，晶圆衬底位于芯片区以及划片区，栅走线间隔设置于位于芯片区的晶圆衬底上且沿第一方向延伸，晶圆衬底具有位于芯片区且填充有导电材料第一沟槽和第二沟槽，第一沟槽和第二沟槽的两端与相邻的栅走线连接且沿第一方向交替排列；第一沟槽以及第二沟槽均包括第一分槽以及与第一分槽连接的第二分槽，第一分槽沿第二方向延伸，第二方向本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，所述半导体器件包括芯片区以及围绕所述芯片区设置的划片区，所述半导体器件包括晶圆衬底、栅走线以及导电材料，所述晶圆衬底位于所述芯片区以及所述划片区，所述栅走线间隔设置于所述晶圆衬底上且沿第一方向延伸，所述栅走线位于所述芯片区，所述晶圆衬底具有间隔设置的第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽位于所述芯片区且填充有所述导电材料，所述第一沟槽和所述第二沟槽的两端与相邻的所述栅走线连接，所述第一沟槽和所述第二沟槽沿第一方向交替排列；其中，所述第一沟槽以及所述第二沟槽均包括第一分槽以及与所述第一分槽连接的第二分槽，所述第一分槽沿第二方向延伸，所述第二方向与所述第一方向垂直，所述第一沟槽的所述第二分槽朝向所述第一沟槽的所述第一分槽背离所述第二沟槽的一面凸出设置，所述第二沟槽的所述第二分槽朝向所述第二沟槽的所述第一分槽背离所述第一沟槽的一面凸出设置。2.根据权利要求1所述的半导体器件，其特征在于，所述第二分槽通过所述第一分槽与所述栅走线连接。3.根据权利要求1所述的半导体器件，其特征在于，所述第一沟槽的所述第二分槽与所述第二沟槽的所述第二分槽对应设置，所述第一沟槽的所述第一分槽与所述第二沟槽的所述第一分槽对应设置。4.根据权利要求1
‑
3任一项所述的半导体器件，其特征在于，所述第二分槽包括中间槽以及连接于所述中间槽两端的弯折槽，所述中间槽与所述弯折槽之间具有45
°
倾角。5.根据权利要求1
‑
3任一项所述的半导体器件，其特征在于，所述第二分槽包括长槽以及短槽，所述短槽与所述长槽之间通过所述第一分槽连接，所述长槽的长度大于所述短槽的长度。6.根据权利要求5所述的半导体器件，其特征在于...

【专利技术属性】
技术研发人员：李伟聪，文雨，梁志锦，
申请(专利权)人：深圳市威兆半导体股份有限公司，
类型：发明
国别省市：