本发明专利技术提供一种半导体测试结构及测试方法、测试系统。半导体测试结构，包括：一公共焊盘，用于接收公共电压；多个测试电路，均与公共焊盘电连接，每一测试电路均包括：支路焊盘，与待测组件的第一测试端电连接，用于接收测试电压，测试电压大于公共电压；开关单元，其控制端电连接至支路焊盘，其第一端电连接至待测组件的第二测试端，其第二端电连接至公共焊盘；保护单元，保护单元的第一端电连接至待测组件的第二测试端，其第二端连接至公共焊盘。上述技术方案通过将多个测试电路并联至公共焊盘上，同时测试多个待测组件，以达到缩短测试总时长目的；并在每一测试电路中设置开关单元和保护单元，避免待测组件失效时对其他测试电路产生影响。影响。影响。
【技术实现步骤摘要】
半导体测试结构及测试方法、测试系统
[0001]本专利技术涉及半导体领域，尤其涉及一种半导体测试结构及测试方法、测试系统。
技术介绍
[0002]半导体领域通常使用经时击穿(Time Dependent Dielectric Breakdown，简称TDDB)测试和斜坡电压(Voltage Ramp，简称V
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ramp)测试验证介质层的可靠性。因为介质层的差别，通常会设计不同长度/类型/结构的介质层可靠型测试结构。
[0003]请参阅图1，其为现有技术中介质层测试结构的结构示意图。如图1所示，所述介质层测试结构包括待测结构10、第一焊盘11及第二焊盘12。所述待测结构10一端通过所述第一焊盘11接收测试电压VT，另一端通过所述第二焊盘12接地(即加零电压V0)，通过对接地的第二焊盘12上的电流变化的监控来判断待测结构10是否失效。当所述待测结构10被击穿时，两端所述第一焊盘11与所述第二焊盘12电路导通，大电流从第一焊盘11流经击穿导通的待测结构10流向第二焊盘12。当需要测试多个所述待测结构10时，逐一测试需要花费较多时间，进而影响工艺产品量产计划。
[0004]因此，如何在不影响测试结果准确性的前提下缩短多个待测结构的测试总时长、提高生产效率，是目前需要解决的问题。
技术实现思路
[0005]本专利技术所要解决的技术问题是如何在不影响测试结果准确性的前提下缩短多个待测结构的测试总时长、提高生产效率，提供一种半导体测试结构及测试方法、测试系统。
[0006]为了解决上述问题，本专利技术提供了一种半导体测试结构，包括：一公共焊盘，用于接收公共电压；多个测试电路，均与所述公共焊盘电连接，每一所述测试电路用于对一待测组件进行介质层可靠性测试，每一所述测试电路均包括：支路焊盘，与所述待测组件的第一测试端电连接，用于接收测试电压，所述测试电压大于所述公共电压；开关单元，所述开关单元的控制端电连接至所述支路焊盘，其第一端电连接至所述待测组件的第二测试端，其第二端电连接至所述公共焊盘，所述开关单元响应于所述待测组件的击穿而开启，以抬升所述支路焊盘上的电流至预设阈值电流，以判定所述待测组件失效；保护单元，所述保护单元的第一端电连接至所述待测组件的第二测试端，其第二端连接至所述公共焊盘，用于在所述待测组件发生击穿时断开所述待测组件与所述公共焊盘之间的电流通路；其中，当判定所述待测组件失效时，停止对所述待测组件所在测试电路的支路焊盘施加测试电压。
[0007]为了解决上述问题，本专利技术提供了一种测试系统，包括：多个待测组件，每一所述待测组件具有第一测试端与第二测试端；半导体测试结构，所述半导体测试结构采用本专利技术所述的半导体测试结构，用于对多个待测组件同时进行介质层可靠性测试，并在一测试电路的开关单元响应于电连接至该测试电路的待测组件的击穿而开启、抬升该测试电路的支路焊盘上的电流至预设阈值电流，判定该待测组件失效，并通过测试电路的保护单元断开该待测组件与公共焊盘之间的电流通路，并停止对所述待测组件所在测试电路的支路焊
盘施加测试电压。
[0008]为了解决上述问题，本专利技术提供了一种半导体测试方法，包括如下步骤：提供一半导体测试结构以及多个待测组件，其中，所述待测组件具有第一测试端以及第二测试端，所述半导体测试结构采用本专利技术所述的半导体测试结构；于每一所述支路焊盘处施加测试电压、于所述公共焊盘处施加公共电压，以对多个待测组件同时进行介质层可靠性测试，并获取每一所述测试电路中通过的电流，其中，所述测试电压大于所述公共电压；当一测试电路中支路焊盘上的电流抬升至预设阈值电流时，以判定该测试电路的待测组件失效，通过所述保护单元断开该待测组件与所述公共焊盘之间的电流通路，并停止对该测试电路的支路焊盘施加测试电压；当判定所有测试电路中的待测组件均失效时，结束测试。
[0009]上述技术方案通过将多个测试电路并联至公共焊盘上，同时测试多个待测组件，以达到缩短测试总时长、提高生产效率的目的；并在每一所述测试电路中设置开关单元和保护单元，避免所述待测组件失效时对其他测试电路产生影响。
[0010]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
附图说明
[0011]为了更清楚地说明本专利技术具体实施方式中的技术方案，下面将对具体实施方式描述中所需要使用的附图作简要介绍。显而易见地，下面描述中的附图仅是本专利技术的一些具体实施方式，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0012]图1所示为现有技术中介质层测试结构的结构示意图。
[0013]图2所示为本专利技术所述半导体测试结构的一实施例的结构示意图。
[0014]图3所示为本专利技术所述半导体测试结构的一实施例的测试状态下的等效电路图。
[0015]图4所示为本专利技术所述半导体测试结构的一实施例的击穿状态下的等效电路图。
[0016]图5所示为本专利技术所述半导体测试结构的又一实施例的结构示意图。
[0017]图6所示为本专利技术所述半导体测试结构的再一实施例的结构示意图。
[0018]图7所示为本专利技术所述测试系统的一实施例的架构示意图。
[0019]图8所示为本专利技术所述半导体测试方法的一实施例的步骤流程图。
具体实施方式
[0020]下面结合附图对本专利技术提供的半导体测试结构及测试方法、测试系统的具体实施方式做详细说明。
[0021]请一并参阅图2～图4，其中，图2所示为本专利技术所述半导体测试结构的一实施例的结构示意图；图3所示为本专利技术所述半导体测试结构的一实施例的测试状态下的等效电路图；图4所示为本专利技术所述半导体测试结构的一实施例的击穿状态下的等效电路图。
[0022]如图2所示，所述半导体测试结构包括一公共焊盘20及多个测试电路。所述公共焊盘20用于接收公共电压V0。多个所述测试电路均与所述公共焊盘电20连接，每一所述测试电路用于对一待测组件21进行介质层可靠性测试，每一所述测试电路均包括：支路焊盘22、
开关单元23、保护单元24。
[0023]所述支路焊盘22与所述待测组件21的第一测试端T1电连接，用于接收测试电压VT，所述测试电压VT大于所述公共电压V0。
[0024]所述开关单元23的控制端K0电连接至所述支路焊盘22，其第一端K1电连接至所述待测组件21的第二测试端T2，其第二端K2电连接至所述公共焊盘20，所述开关单元23响应于所述待测组件21的击穿而开启，以抬升所述支路焊盘22上的电流至预设阈值电流，以判定所述待测组件21失效。
[0025]所述保护单元24的第一端T3电连接至所述待测组件的第二测试端T2，其第二端T4连接至所述公共焊盘20，用于在所述待测组件21发生击穿时断开所述待测组件21与所述公本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体测试结构，其特征在于，包括：一公共焊盘，用于接收公共电压；多个测试电路，均与所述公共焊盘电连接，每一所述测试电路用于对一待测组件进行介质层可靠性测试，每一所述测试电路均包括：支路焊盘，与所述待测组件的第一测试端电连接，用于接收测试电压，所述测试电压大于所述公共电压；开关单元，所述开关单元的控制端电连接至所述支路焊盘，其第一端电连接至所述待测组件的第二测试端，其第二端电连接至所述公共焊盘，所述开关单元响应于所述待测组件的击穿而开启，以抬升所述支路焊盘上的电流至预设阈值电流，以判定所述待测组件失效；保护单元，所述保护单元的第一端电连接至所述待测组件的第二测试端，其第二端连接至所述公共焊盘，用于在所述待测组件发生击穿时断开所述待测组件与所述公共焊盘之间的电流通路；其中，当判定所述待测组件失效时，停止对所述待测组件所在测试电路的支路焊盘施加测试电压。2.根据权利要求1所述的半导体测试结构，其特征在于，所述开关单元包括场效应晶体管，所述场效应晶体管的栅极作为所述开关单元的控制端，其漏极作为所述开关单元的第一端，其源极和衬底短接后作为所述开关单元的第二端。3.根据权利要求2所述的半导体测试结构，其特征在于，所述预设阈值电流为所述场效应晶体管开启时的饱和电流。4.根据权利要求1所述的半导体测试结构，其特征在于，所述保护单元包括保险丝。5.根据权利要求1所述的半导体测试结构，其特征在于，所述测试电路还包括分压限流单元，所述分压限流单元串接在所述支路焊盘与所述开关单元之间，用于对所述开关单元进行分压，以及在所述开关单元开启时对所述开关单元进行限流。6.根据权利要求5所述的半导体测...
【专利技术属性】
技术研发人员：焦岚清，宋永梁，赵吟霜，
申请(专利权)人：上海积塔半导体有限公司，
类型：发明
国别省市：
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