半导体存储器设备以及半导体存储器设备的操作方法技术

本公开的实施例涉及半导体存储器设备以及半导体存储器设备的操作方法。半导体存储器设备包括存储器单元阵列、外围电路和控制逻辑。存储器单元阵列包括多个存储器单元。外围电路对多个存储器单元之中的被选择的存储器单元执行编程操作。控制逻辑控制外围电路的编程操作。控制逻辑在第一编程时段期间，控制外围电路通过使用基于第一阶跃电压确定的第一编程电压来对被选择的存储器单元执行编程操作，并且在第一编程时段之后的第二编程时段期间，控制外围电路通过使用基于与第一阶跃电压不同的第二阶跃电压确定的第二编程电压来对被选择的存储器单元执行编程操作。被选择的存储器单元执行编程操作。被选择的存储器单元执行编程操作。

【技术实现步骤摘要】
半导体存储器设备以及半导体存储器设备的操作方法
[0001]相关申请的交叉引用
[0002]本申请要求于2022年1月26日在韩国知识产权局提交的韩国专利申请号10
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2022
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0011443的优先权，其全部公开内容通过引用并入本文。


[0003]本公开总体上涉及电子设备，并且更具体地涉及半导体存储器设备和半导体存储器设备的操作方法。

技术介绍

[0004]存储器设备可以被形成为其中串被水平地布置到半导体衬底的二维结构，或者被形成为其中串被竖直地布置到半导体衬底的三维结构。三维存储器设备是被设计用于克服二维半导体存储器设备的集成度限制的半导体存储器设备，并且可以包括竖直地堆叠在半导体衬底之上的多个存储器单元。

技术实现思路

[0005]根据本公开的一个实施例，提供了一种半导体存储器设备，其包括：包括多个存储器单元的存储器单元阵列；外围电路，其被配置为对多个存储器单元之中的被选择的存储器单元执行编程操作；以及控制逻辑，其被配置为控制外围电路的编程操作，其中控制逻辑在第一编程时段期间，控制外围电路通过使用基于第一阶跃电压确定的第一编程电压来对被选择的存储器单元执行编程操作，并且在第一编程时段之后的第二编程时段期间，控制外围电路通过使用基于与第一阶跃电压不同的第二阶跃电压确定的第二编程电压来对被选择的存储器单元执行编程操作。
[0006]根据本公开的一个实施例，提供了一种操作半导体存储器设备的方法，方法包括多个编程循环，其中多个编程循环之中的至少一些编程循环包括：基于当前编程循环数来确定阶跃电压，以及基于阶跃电压来确定编程电压；将编程电压施加到被选择的存储器单元；以及对被选择的存储器单元执行验证操作。
附图说明
[0007]以下将参考附图来描述实施例的示例；然而，它们可以以不同的形式体现，并且不应被解释为限于本文中阐述的实施例。
[0008]在附图中，为了例示清楚，尺寸可能被夸大。应当理解，当一个元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或多个中间元件。相同的附图标记始终指代相同的元件。
[0009]图1是图示了根据本公开的一个实施例的半导体存储器设备的框图。
[0010]图2是图示了图1所示的存储器单元阵列的实施例的示图。
[0011]图3是图示了图1所示的存储器单元阵列的另一实施例的示图。
[0012]图4是图示了图1所示的存储器单元阵列的又一实施例的示图。
[0013]图5是图示了图1所示的存储器单元阵列的又一实施例的示图。
[0014]图6是图示了当阈值电压窗口被加宽来提高读取裕度时，存储器单元的阈值电压分布的曲线图。
[0015]图7是图示了当如参考图6描述的阈值电压窗口被加宽时，增量阶跃脉冲编程中每个编程循环的编程电压变化的曲线图。
[0016]图8是图示了当如参考图7描述的初始编程电压降低时，编程速度降低的现象的曲线图。
[0017]图9是图示了根据本公开的一个实施例的半导体存储器设备的操作方法的曲线图。
[0018]图10是图示了当如参考图9所述在编程初始阶段阶跃电压增加时，编程速度提高的曲线图。
[0019]图11是图示了根据本公开的一个实施例的半导体存储器设备的操作方法的一个方面的流程图。
[0020]图12是图示了根据本公开的一个实施例的半导体存储器设备的操作方法的另一方面的流程图。
[0021]图13是图示了图12所示的步骤S210的一个实施例的流程图。
[0022]图14是图示了根据本公开的一个实施例的确定在图13所示的步骤S213中指定的第一电压的方法的示图。
[0023]图15是图示了根据本公开的一个实施例的确定在图13所示的步骤S213中指定的第一电压的实施例的流程图。
[0024]图16是图示了在图13所示的步骤S213中确定阶跃电压的方法的示图。
[0025]图17是图示了在图13所示的步骤S213中确定阶跃电压的实施例的流程图。
[0026]图18是图示了包括图1所示的半导体存储器设备的存储器系统的框图。
[0027]图19是图示了图18所示的存储器系统的应用示例的框图。
[0028]图20是图示了包括参考图19描述的存储器系统的计算系统的框图。
具体实施方式
[0029]本文中所公开的具体结构或功能描述仅是说明性的以用于描述根据本公开的概念的实施例的目的。根据本公开的概念的实施例可以以各种形式来实现，并且不能被解释为限于本文中阐述的实施例。
[0030]实施例提供了具有提高的编程速度的半导体存储器设备和半导体存储器设备的操作方法。
[0031]图1是图示了根据本公开的一个实施例的半导体存储器设备的框图。
[0032]参考图1，半导体存储器设备100可以包括存储器单元阵列110、地址解码器120、读/写电路130、控制逻辑140和电压生成器150。控制逻辑140可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑140可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
[0033]存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通
过字线WL连接到地址解码器120。多个存储器块BLK1至BLKz通过位线BL1至BLm连接到读/写电路130。多个存储器块BLK1至BLKz中的每个存储器块包括多个存储器单元。在一个实施例中，多个存储器单元可以是非易失性存储器单元，并且被配置为具有垂直沟道结构的非易失性存储器单元。存储器单元阵列110可以被配置为具有二维结构的存储器单元阵列。在一些实施例中，存储器单元阵列110可以被配置为具有三维结构的存储器单元阵列。同时，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以存储至少1位数据。在一个实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储1位数据的单级单元(SLC)。在另一实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储2位数据的多级单元(MLC)。在又一实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储3位数据的三级单元(TLC)。在又一实施例中，在存储器单元阵列110中包括的多个存储器单元中的每个存储器单元可以是存储4位数据的四级单元(QLC)。在一些实施例中，存储器单元阵列110可以包括各自存储5位或更多位数据的多个存储器单元。
[0034]地址解码器120、读/写电路130和电压生成器150作为用于驱动存储器单元阵列110的外围电路操作。地址解码器120通过字线WL而被连接到存储器单元阵列110。地址解码器120在控制逻辑140的控制下操作。地址解码器120通过半导体存储器设备100中的输入/输出缓冲器(未示出)接收地址。
[0035]地址本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器设备，包括：存储器单元阵列，包括多个存储器单元；外围电路，被配置为对所述多个存储器单元之中的被选择的存储器单元执行编程操作；以及控制逻辑，被配置为控制所述外围电路的所述编程操作，其中所述控制逻辑：在第一编程时段期间，控制所述外围电路通过使用基于第一阶跃电压确定的第一编程电压，对所述被选择的存储器单元执行所述编程操作；以及在所述第一编程时段之后的第二编程时段期间，控制所述外围电路通过使用基于第二阶跃电压确定的第二编程电压对所述被选择的存储器单元执行所述编程操作，所述第二阶跃电压与所述第一阶跃电压不同。2.根据权利要求1所述的半导体存储器设备，其中所述第一阶跃电压大于所述第二阶跃电压。3.根据权利要求1所述的半导体存储器设备，其中所述第一编程时段包括第一编程循环至第k编程循环，并且所述第二编程时段包括第(k+1)编程循环和其后的编程循环，并且其中k是2或更大的自然数。4.根据权利要求1所述的半导体存储器设备，其中所述控制逻辑基于作为通过执行第一编程循环而获得的结果的、阈值电压大于参考电压的存储器单元的数目，确定所述第一阶跃电压。5.根据权利要求4所述的半导体存储器设备，其中所述控制逻辑基于作为通过在所述第一编程循环之后执行第二编程循环而获得的结果的、阈值电压大于所述参考电压的存储器单元的数目，改变所述第一阶跃电压。6.根据权利要求4所述的半导体存储器设备，其中所述半导体存储器设备使用查找表来确定与阈值电压大于所述参考电压的存储器单元的数目相对应的第一阶跃电压值。7.一种操作半导体存储器设备的方法，所述方法包括多个编程循环，其中所述多个编程循环之中的至少一些编程循环包括：基于当前编程循环数来确定阶跃电压，以及基于所述阶跃电压来确定编程电压；...

【专利技术属性】
技术研发人员：崔恩惠，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：