一种抗干扰快速起振的单端晶振电路及电子设备制造技术

本发明专利技术公开了一种抗干扰快速起振的单端晶振电路及电子设备。该单端晶振电路包括偏置电压单元、振荡放大单元和整形驱动单元。其中，晶体信号端和偏置电压单元的输出端分别与振荡放大单元的相应输入端连接，振荡放大单元的输出端与整形驱动单元的输入端连接，整形驱动单元的输出端与单端晶振电路的输出端连接。该振荡放大单元通过采用反馈结构和迟滞比较结构，对输入的晶体信号进行放大处理并输出振荡信号的同时，实现了单端晶振电路的快速起振，以及提高了抗干扰能力。以及提高了抗干扰能力。以及提高了抗干扰能力。

【技术实现步骤摘要】
一种抗干扰快速起振的单端晶振电路及电子设备


[0001]本专利技术涉及一种抗干扰快速起振的单端晶振电路，同时也涉及包括该单端晶振电路的电子设备，属于集成电路


技术介绍

[0002]晶振电路的作用主要是为应用电路系统提供基本的时钟信号，按照晶体输出端应用方式分为单端晶振电路和差分(双端)晶振电路。相较于双端晶振电路，由于单端晶振电路减少了一个谐振电容，电路芯片还可以节省一个管脚，所以降低了芯片的封装费用及成本。同时，芯片内部节省出来的PAD(芯片内部的引脚)位置还可以分配给其他功能电路使用，增加了芯片的可拓展性。因此，单端晶振电路的应用十分广泛。通常，在晶振电路的多项性能指标中，起振时间和抗干扰能力尤为重要。
[0003]在现有技术中，一个典型的单端晶振电路如图1所示，晶体信号由输入端XI引入，经过电阻R2及反馈电容C2到达放大管NM7的漏极和源极，放大后的振荡信号通过两级反相器的整形驱动后，在输出端CLK_OUT输出方形时钟信号。但是，该单端晶振电路存在两个不足之处，一是电路起振时，晶体信号耦合到节点A后，节点A处的信号为直流和交流的叠加信号，即流过NMOS管NM5的电流为变化的电流。当节点A的电压较低时，流过NMOS管NM5的电流很小，无法持续提供较大的电流，使得晶振电路起振缓慢。二是当输入端XI通过地线引入一个高频的干扰信号时，该干扰信号经过PMOS管PM3和NMOS管NM8以及PMOS管PM4和NMOS管NM9构成的两级反相器后，会在输出端产生一个与晶振信号不同频率的失真时钟信号，因此，该电路抗干扰能力较差。
[0004]在申请号为201911331162.2的中国专利技术申请中，公开了一种低功耗快速起振晶振电路。该晶振电路包括跨导倍增电路、振荡器、启动电路、滤波电路、波形转换电路、占空比检测电路；其中，跨导倍增电路连接振荡器，启动电路连接振荡器，外部石英晶振输入至振荡器，振荡器输出端分别连接滤波电路和波形转换电路，滤波电路连接波形转换电路，波形转换电路输出时钟输出信号，同时该时钟输出信号通过占空比检测电路后输出使能控制信号至跨导倍增电路。使用跨导倍增电路在晶振开始启动时增大跨导值实现快速启动，输出频率较为稳定之后降低跨导值以降低功耗，并限制输出振幅。

技术实现思路

[0005]本专利技术所要解决的首要技术问题在于提供一种抗干扰快速起振的单端晶振电路。
[0006]本专利技术所要解决的另一技术问题在于提供一种包括该单端晶振电路的电子设备。
[0007]为了实现上述目的，本专利技术采用以下的技术方案：
[0008]根据本专利技术实施例的第一方面，提供一种抗干扰快速起振的单端晶振电路。该单端晶振电路包括偏置电压单元、整形驱动单元和振荡放大单元；其中，
[0009]晶体信号端和所述偏置电压单元的输出端分别与所述振荡放大单元的相应输入端连接，所述振荡放大单元的输出端与所述整形驱动单元的输入端连接，所述整形驱动单
元的输出端与所述单端晶振电路的输出端连接；
[0010]所述偏置电压单元用于为所述振荡放大单元提供偏置电压；
[0011]所述振荡放大单元采用反馈结构和迟滞比较结构，用于将输入的晶体信号进行放大处理并输出振荡信号，实现快速起振以及提高抗干扰能力；
[0012]所述整形驱动单元用于将输入的振荡信号进行整形处理，输出一定频率的时钟信号，同时提高所述晶振电路的驱动能力。
[0013]其中较优地，所述振荡放大单元包括第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，以及第一电容、第二电容、第三电容和第一电阻、第二电阻，以及第二电流源和第一运算放大器；其中，
[0014]第四NMOS管和第五NMOS管构成电流镜结构；
[0015]第六NMOS管为级联管，其与第一运算放大器构成反馈结构，用于晶振电路的快速起振。
[0016]其中较优地，所述振荡放大单元中，第一电阻和第一电容的一端均与所述偏置电压单元的输出端连接，第一电容的另一端与地电位端连接，第一电阻的另一端与第二电阻、第二电容以及第七NMOS管的栅极连接；第二电阻的另一端与晶体信号输入端连接；第七NMOS管的漏极与栅极短接连接后，一方面与电源端连接，另一方面与所述振荡放大单元的输出端连接；第七NMOS管的源极一方面与第二电容的另一端及第三电容连接，另一方面与第六NMOS管的漏极连接，第三电容的另一端与地电位端连接；第六NMOS管的栅极与第一运算放大器的输出端连接，第六NMOS管的源极与第一运算放大器的第二输入端及第五NMOS管的漏极连接，第五NMOS管的源极与地电位端连接；第五NMOS管的栅极与第四NMOS管的栅极连接，第四NMOS管的源极与地电位端连接，第四NMOS管的漏极与栅极短接连接后一方面与第二电流源的输出端连接，另一方面与第一运算放大器的第一输入端连接。
[0017]其中较优地，所述单端晶振电路起振时，所述第六NMOS管和所述第一运算放大器构成的反馈结构，使得所述第五NMOS管的漏极电压与所述第四NMOS管的漏极电压保持相等，所述第五NMOS管的漏极电压及电流不随振荡信号发生变化，实现所述单端晶振电路的快速起振。
[0018]其中较优地，所述振荡放大单元还包括第一迟滞比较器，设置在所述振荡放大单元的输出端，用于提高晶振电路的抗干扰能力；其中，
[0019]所述第一迟滞比较器的第一输入端与所述第七NMOS管的漏极连接，所述第一迟滞比较器的第二输入端与所述偏置电压单元的输出端连接，所述第一迟滞比较器的输出端与所述整形驱动单元的输入端连接。
[0020]其中较优地，所述第一迟滞比较器的第一输入端输入所述第七NMOS管漏极的电压信号，第二输入端输入所述偏置电压单元输出端的电压信号；当所述单端晶振电路由晶体信号输入端引入一个高频的干扰信号时，所述第一迟滞比较器的两个输入端接收到的干扰信号大小相等，该干扰信号在所述第一迟滞比较器的输出端被相互抵消，提高了所述单端晶振电路的抗干扰能力。
[0021]根据本专利技术实施例的第二方面，提供一种电子设备，该电子设备中包括有上述抗干扰快速起振的单端晶振电路。
[0022]与现有技术相比较，本专利技术提供的抗干扰快速起振的单端晶振电路中，振荡放大
单元一方面通过采用运算放大器和共源共栅电路组成反馈结构的技术方案，保证起振时提供给放大管合适且不变化的电流，实现晶振电路的快速起振；另一方面通过采用差分结构的迟滞比较器的技术方案，当由地线引入高频的干扰信号时，消除干扰信号后输出时钟信号，提高了晶振电路的抗干扰能力。因此，本专利技术提供的抗干扰快速起振的单端晶振电路，具有结构设计巧妙合理、成本较低以及电路性能优异等有益效果，适用于为各种应用电路系统提供性能优异的时钟信号。
附图说明
[0023]图1为现有技术中，一个典型的单端晶振电路的电路原理图；
[0024]图2为本专利技术提供的抗干扰快速起振的单端晶振电路的电路原理图；
[0025]图3为本专利技术实施例中，迟滞比较器的电路原本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种抗干扰快速起振的单端晶振电路，包括偏置电压单元和整形驱动单元，其特征在于还包括振荡放大单元；其中，晶体信号端和所述偏置电压单元的输出端分别与所述振荡放大单元的相应输入端连接，所述振荡放大单元的输出端与所述整形驱动单元的输入端连接，所述整形驱动单元的输出端与所述单端晶振电路的输出端连接；所述偏置电压单元用于为所述振荡放大单元提供偏置电压；所述振荡放大单元采用反馈结构和迟滞比较结构，用于将输入的晶体信号进行放大处理并输出振荡信号，实现快速起振以及提高抗干扰能力；所述整形驱动单元用于将输入的振荡信号进行整形处理，输出一定频率的时钟信号，同时提高所述晶振电路的驱动能力。2.如权利要求1所述的单端晶振电路，其特征在于：所述振荡放大单元包括第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管，以及第一电容、第二电容、第三电容和第一电阻、第二电阻，以及第二电流源和第一运算放大器；其中，第四NMOS管和第五NMOS管构成电流镜结构；第六NMOS管为级联管，其与第一运算放大器构成反馈结构，用于晶振电路的快速起振。3.如权利要求2所述的单端晶振电路，其特征在于：所述振荡放大单元中，第一电阻和第一电容的一端均与所述偏置电压单元的输出端连接，第一电容的另一端与地电位端连接，第一电阻的另一端与第二电阻、第二电容以及第七NMOS管的栅极连接；第二电阻的另一端与晶体信号输入端连接；第七NMOS管的漏极与栅极短接连接后，一方面与电源端连接，另一方面与所述振荡放大单元的输出端连接；第七NMOS管的源极一方面与第二电容的另一端及第三电容连接，另一方面与第六NMOS管的漏极连接，第三电容的另一端与地电位端连接；第六NMOS管的栅...

【专利技术属性】
技术研发人员：王韩，李立，杨磊，王东旺，马洪祥，吕晓鹏，胡锦瑞，方舒悦，刘占利，汪标，于飞洋，范振伟，
申请(专利权)人：北京兆讯恒达技术有限公司，
类型：发明
国别省市：