【技术实现步骤摘要】
本专利技术涉及一种具有抗干扰功能的锁相环电路，同时也涉及包括该锁相环的电子设备，属于集成电路。
技术介绍
1、锁相环电路(phase-locked loop，简称为pll)是一种利用反馈控制原理实现频率及相位的同步技术，其作用是将电路输出的时钟信号与其外部的参考时钟信号保持同步。随着集成电路技术的不断发展，对于时钟频率信号的质量要求越来越高，因此，锁相环电路被广泛应用于无线通信及频率合成等众多
2、在现有技术中，如图1所示，一个典型的锁相环电路主要包括鉴频鉴相器(pfd)、电荷泵(cp)、低通滤波器(lpf)、压控振荡器(vco)和分频器(div)。其中，鉴频鉴相器用于将vco输出并经过分频器分频后的时钟信号与参考时钟信号(fref)相比较，利用二者频率差和相位差产生控制信号，通过电荷泵控制低通滤波器产生控制电压，控制vco输出时钟信号的频率，使之与参考时钟信号的频率随时自动保持同步；其中，压控振荡器是锁相环电路中的核心功能模块。
3、如图2所示，一个典型的压控振荡器电路主要包括nmos管nm0、pmos管pm0、pmos管pm1和频率生成单元(vco_core)。当控制电压vc增大或减小时，流过nmos管nm0和pmos管pm0的电流i0以及流过pmos管pm1的电流i1随之增大或减小，进一步，使频率生成单元输出时钟信号的频率随之增大或减小。当地线上存在的干扰信号比较大而控制电压vc比较小时，该干扰信号导致nmos管nm0产生的电流detal i相对于没有扰动时的电流i0比较大，nmos管nm
4、在专利号为zl 201080017266.7的pct国际专利中，公开了一种经供应调节的锁相环路pll及使用方法。该锁相环路包含供应调节环路、压控振荡器vco及用于vco的可编程去耦电容器阵列。vco的去耦电容器阵列的电容可调整为等于n乘cunit，其中n为除以n电路的倍增因子的当前值，且cunit为经挑选以用于制造去耦电容器阵列的处理技术所特有的单位电容。当pll从一个频带切换到另一频带时，由vco去耦电容器引入的较高级极点跟踪pll参考频率，因此可以改进pll操作稳定性。
技术实现思路
1、本专利技术所要解决的首要技术问题在于提供一种具有抗干扰功能的锁相环电路。
2、本专利技术所要解决的另一技术问题在于提供一种包括该锁相环电路的电子设备。
3、为了实现上述目的，本专利技术采用以下的技术方案：
4、根据本专利技术实施例的第一方面，提供一种具有抗干扰功能的锁相环电路，包括鉴频鉴相器、电荷泵、低通滤波器、分频器和压控振荡器；所述压控振荡器包括第一nmos管、第一pmos管、第二pmos管、频率生成单元、频率变化率补偿单元以及校准逻辑单元；其中，
5、所述第一nmos管、所述第一pmos管和所述第二pmos管构成电流镜结构，用于将输入的控制电压转换为电流信号并复制到所述第二pmos管所在支路，然后提供给所述频率生成单元；
6、所述校准逻辑单元用于根据输入的所述控制电压和参考电压相比较后产生校准控制信号，并提供给所述频率变化率补偿单元；
7、所述频率变化率补偿单元用于根据输入的所述校准控制信号产生相应的补偿电流，并提供给所述频率生成单元；
8、所述频率生成单元用于根据输入电流产生并输出相应频率的时钟信号；
9、当所述控制电压小于所述参考电压时，所述校准逻辑单元输出的所述校准控制信号发生变化，控制所述频率变化率补偿单元输出的所述补偿电流的大小，使得所述控制电压最终达到大于或等于所述参考电压，以提高所述锁相环电路的抗干扰能力。
10、其中较优地，所述第一nmos管的栅端与所述控制电压端连接，源端与地电位端连接，漏端与所述第一pmos管的漏端连接；所述第一pmos管的漏端和栅端短接后一方面与所述第二pmos管的栅端连接，另一方面与所述频率变化率补偿单元的第一输入端连接；所述第一pmos管的源端和所述第二pmos管的源端均与电源端连接；所述第二pmos管的漏端和所述频率变化率补偿单元的输出端共同与所述频率生成单元的输入端连接；所述校准逻辑单元的第一输入端与所述参考电压端连接，第二输入端与所述控制电压端连接，输出端与所述频率变化率补偿单元的第二输入端连接。
11、其中较优地，所述校准逻辑单元包括比较器和逻辑模块；其中，
12、所述比较器的第一输入端与所述参考电压端连接，第二输入端与所述控制电压端连接，输出端与所述逻辑模块的输入端连接，所述逻辑模块的输出端与所述校准逻辑单元的输出端连接。
13、其中较优地，当所述控制电压小于所述参考电压时，所述比较器输出数字信号1至所述逻辑模块，经过逻辑运算后，输出的所述校准控制信号sel<n:0>的低位加1；其中，n为正整数。
14、其中较优地，当所述控制电压大于或等于所述参考电压时，所述比较器输出数字信号0至所述逻辑模块，经过逻辑运算后，输出的所述校准控制信号sel<n:0>保持不变；其中，n为正整数。
15、其中较优地，所述频率变化率补偿单元由n+1个电流支路并联组成；每个所述电流支路均由一个pmos管和一个开关管串联构成；其中，
16、所述pmos管的漏端与所述开关管一端连接，所述pmos管的源端与电源端连接，所述pmos管的栅端作为第一输入端，所述开关管的控制端作为第二输入端，所述开关管的另一端作为输出端；
17、n+1个所述电流支路的第一输入端并接后与所述第二pmos管的栅端连接；n+1个所述电流支路的输出端并接后与所述第二pmos管的漏端连接；n+1个所述电流支路的第二输入端分别依次与所述校准逻辑单元输出的所述校准控制信号sel<n:0>的由低位到高位的一位数字信号端对应连接；其中，n为正整数。
18、其中较优地，n+1个所述电流支路输出补偿电流的权重比例关系，按照其支路控制信号即所述校准控制信号的低位到高位的顺序，为依次递增的比例关系。
19、其中较优地，n+1个所述电流支路输出补偿电流的权重比例关系，按照其支路控制信号即所述校准控制信号的低位到高位的顺序，设置为按照2的指数级依次递增。
20、其中较优地，所述校准控制信号sel<n:0>的初始默认值为低位到高位全部为0，此时，所述频率变化率补偿单元中n+1个所述电流支路的所述开关管均导通，n+1个所述电流支路均输出补偿电流。
21、根据本专利技术实施例的第二方面，提供一种电子设备，该电子设备中包括有上述具有抗干扰功能的锁相环电路。
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1.一种具有抗干扰功能的锁相环电路，包括鉴频鉴相器、电荷泵、低通滤波器、分频器，其特征在于包括压控振荡器；所述压控振荡器包括第一NMOS管、第一PMOS管、第二PMOS管、频率生成单元、频率变化率补偿单元以及校准逻辑单元；其中，
2.如权利要求1所述的具有抗干扰功能的锁相环电路，其特征在于：
3.如权利要求1所述的具有抗干扰功能的锁相环电路，其特征在于：
4.如权利要求3所述的具有抗干扰功能的锁相环电路，其特征在于：
5.如权利要求3所述的具有抗干扰功能的锁相环电路，其特征在于：
6.如权利要求1所述的具有抗干扰功能的锁相环电路，其特征在于：
7.如权利要求6所述的具有抗干扰功能的锁相环电路，其特征在于：
8.如权利要求7所述的具有抗干扰功能的锁相环电路，其特征在于：
9.如权利要求6所述的具有抗干扰功能的锁相环电路，其特征在于：
10.一种电子设备，其特征在于包括权利要求1～9中任意一项所述具有抗干扰功能的锁相环电路。
【技术特征摘要】
1.一种具有抗干扰功能的锁相环电路，包括鉴频鉴相器、电荷泵、低通滤波器、分频器，其特征在于包括压控振荡器；所述压控振荡器包括第一nmos管、第一pmos管、第二pmos管、频率生成单元、频率变化率补偿单元以及校准逻辑单元；其中，
2.如权利要求1所述的具有抗干扰功能的锁相环电路，其特征在于：
3.如权利要求1所述的具有抗干扰功能的锁相环电路，其特征在于：
4.如权利要求3所述的具有抗干扰功能的锁相环电路，其特征在于：
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【专利技术属性】
技术研发人员：王韩，李立，杨磊，王东旺，马洪祥，吕晓鹏，刘占利，于飞洋，范振伟，
申请(专利权)人：北京兆讯恒达技术有限公司，
类型：发明
国别省市：
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