【技术实现步骤摘要】
本专利技术涉及通信，尤其涉及一种鉴相鉴频器电路、设计方法及锁相环电路。
技术介绍
1、锁相环是无线收发机中的重要电路模块，可以输出一系列高精度频率信号，为无线收发机的频率变换提供本振信号。在各种锁相环结构中，电荷泵锁相环(cppll)因低功耗、高速、低抖动和低成本的优良特性得到广泛应用。
2、如图1所示，电荷泵锁相环为负反馈电路，其工作原理大体如下：输入参考时钟信号clk_vref通过前置分频器/n，将频率降低为原来的1/n，得到cppll的参考时钟信号clk_fr；在pll锁定前，参考时钟信号clk_fr的相位较反馈时钟信号clk_fb快，因此经过pfd模块之后，得到up和down两个输出，分别控制着cp的pmos电流镜和nmos电流镜。以kvco为正为例，此时up信号为高，down为低，pmos电流镜给cpout充电，cpout电位上升；cpout经过lpf滤波之后，将信号的高频部分信号滤除，得到时域上的平均电压值vtune，并送至vco；vtune电压的上升使得clk_pll信号的频率提高，由于clk_fb反馈信号为输出信号clk_pll的m分频，因此clk_fb信号的频率也会上升；clk_fb频率逐渐提高到与clk_fb频率相等，此时vtune会稳定在一个电压值，cppll进入锁定状态，输出时钟信号的频率为输出时钟信号的m/n倍。由上述描述可知，通过调节两个分频率的分频比，可以灵活得到不同频率的输出时钟信号。
3、其中，鉴相鉴频器电路(pfd)的状态转换过程如图2所示，根据clk_fr和clk_f
4、状态1：clk_fr的相位较clk_fb超前，输出信号up和down分别为1和0；
5、状态2：clk_fr的相位较clk_fb滞后，输出信号up和down分别为0和1；
6、状态3：clk_fr的相位较clk_fb相同，输出信号up和down均为0；
7、通过clk_fb和clk_fr的相位比较，得到up和down信号并控制cp模块的输出，最终达到控制输出信号clk_pll，得到所需频率的时钟信号。
8、现有pfd电路的拓扑结构如图3所示，该电路工作原理如下：在初始状态时，rst为0，因此可知x为1，进而可得y1和y2为0，z1和z2为1，up和down为0，整个电路处于复位状态；正式工作状态，将rst拉高为1，x的值由z1和z2决定，由于z1和z2均为1，因此x变为0。此时电路的状态与clk相关，如果clk此时为1，则y为高阻状态，y和z维持原状态；如果clk为0，则y拉高至1，此时z为高阻状态，z维持原状态；如果其中一个clk由0拉高为1，以clk_fr拉高而clk_fb为低为例，由于y1为1，因此z1降为0，up拉高为1，进入状态1。直到clk_fb也由0拉高为1，由于y2为1，因此z2降为0，此时z1和z2都为0，因此x变为1，电路重新复位，y变为0，而z变为1，重新将x拉低。
9、然而，上述pfd电路存在部分工作时间内y或者z可能处于高阻态。以pll锁定过程为例，clk_fb的频率较低，从而导致y或z长时间处于高阻态，而节点的高阻可能会导致两个问题：1)节点电压变化导致后面的逻辑电路漏电；2)电路错误进入复位状态，从而使pll锁定时间增加，甚至导致pll失锁。
技术实现思路
1、本专利技术提供一种鉴相鉴频器电路、设计方法及锁相环电路，用以解决现有技术中因节点处于高阻态导致逻辑电路漏电、电路错误进入复位状态，从而使pll锁定时间增加，甚至导致pll失锁的缺陷。
2、本专利技术提供一种鉴相鉴频器电路，包括up信号产生电路和down信号产生电路，up信号和down信号分别用于控制电荷泵的pmos电流镜和nmos电流镜；所述up信号产生电路和所述down信号产生电路均包括中间节点电路单元和输出节点电路单元，所述中间节点电路单元和/或所述输出节点电路单元增设自锁功能结构，或者对所述中间节点电路单元和/或所述输出节点电路单元进行改进，使其具备自锁功能。
3、优选的，所述up信号产生电路的中间节点电路单元和所述down信号产生电路的中间节点电路单元结构相同，所述up信号产生电路的中间节点电路单元的输入信号包括clk_fr信号和输入节点信号，所述输入节点信号基于所述up信号产生电路的输出节点信号、所述down信号产生电路的输出节点信号以及复位信号确定；所述down信号产生电路的中间节点电路单元的输入信号包括所述输入节点信号和所述clk_fb信号；
4、所述中间节点电路单元包括p型mos管pm0、p型mos管pm1、p型mos管pm2、p型mos管pm3、n型mos管nm0、n型mos管nm1、n型mos管nm2和n型mos管nm3，所述p型mos管pm0的栅极和所述n型mos管nm0的栅极均连接所述输入节点信号，所述p型mos管pm0的漏极和所述p型mos管pm3的漏极均与vdd电压连接，所述p型mos管pm0的源极分别与所述p型mos管pm1的漏极和所述p型mos管pm2的漏极连接；所述p型mos管pm1的栅极和所述n型mos管nm1的栅极均连接所述clk_fb信号或所述clk_fr信号；所述p型mos管pm1的源极与所述n型mos管nm0的漏极、p型mos管pm2的源极以及所述n型mos管nm1的漏极连接，所述n型mos管nm0的源极、所述n型mos管nm2的源极和所述n型mos管nm3的源极均与vss电压连接；所述p型mos管pm2的源极与所述n型mos管nm1的漏极连接，所述n型mos管nm1的源极与所述n型mos管nm2的源极连接，所述n型mos管nm2的栅极与所述p型mos管pm2的栅极、所述p型mos管pm3的源极以及所述n型mos管nm3的漏极连接，中间节点为所述p型mos管pm3的栅极、所述n型mos管nm3的栅极、所述p型mos管pm2的源极和所述n型mos管nm1的漏极的公共端。
5、优选的，所述up信号产生电路的输出节点信号和所述down信号产生电路的输出节点信号输入或门，或门输出信号以及复位信号经与非门电路确定所述输入节点信号。
6、优选的，所述up信号产生电路的输出节点电路单元和所述down信号产生电路的输出节点电路单元结构相同，所述up信号产生电路的中间节点电路单元的输入信号包括clk_fr信号和中间节点信号；所述down信号产生电路的中间节点电路单元的输入信号包括所述输入节点信号和所述clk_fb信号；
7、所述输出节点电路单元包括p型mos管pm4、p型mos管pm5、p型mos管pm6、p型mos管pm7、n型mos管nm4、n型mos管nm5、n型mos管nm6和n型mos管nm7；所述p型mos管pm4的栅极和所述n型mos管nm6的栅极均与所述中间节点信号连接，所述p型mos管pm6的栅极和所述n型mos管nm4的栅极均连接所述clk_fb信号或所述clk_fr信号；所述p本文档来自技高网...
【技术保护点】
1.一种鉴相鉴频器电路，其特征在于，包括UP信号产生电路和DOWN信号产生电路，UP信号和DOWN信号分别用于控制电荷泵的PMOS电流镜和NMOS电流镜；所述UP信号产生电路和所述DOWN信号产生电路均包括中间节点电路单元和输出节点电路单元，所述中间节点电路单元和/或所述输出节点电路单元增设自锁功能结构，或者对所述中间节点电路单元和/或所述输出节点电路单元进行改进，使其具备自锁功能。
2.根据权利要求1所述的鉴相鉴频器电路，其特征在于，所述UP信号产生电路的中间节点电路单元和所述DOWN信号产生电路的中间节点电路单元结构相同，所述UP信号产生电路的中间节点电路单元的输入信号包括CLK_FR信号和输入节点信号，所述输入节点信号基于所述UP信号产生电路的输出节点信号、所述DOWN信号产生电路的输出节点信号以及复位信号确定；所述DOWN信号产生电路的中间节点电路单元的输入信号包括所述输入节点信号和所述CLK_FB信号；
3.根据权利要求2所述的鉴相鉴频器电路，其特征在于，所述UP信号产生电路的输出节点信号和所述DOWN信号产生电路的输出节点信号输入或门，或门输出
4.根据权利要求1所述的鉴相鉴频器电路，其特征在于，所述UP信号产生电路的输出节点电路单元和所述DOWN信号产生电路的输出节点电路单元结构相同，所述UP信号产生电路的中间节点电路单元的输入信号包括CLK_FR信号和中间节点信号；所述DOWN信号产生电路的中间节点电路单元的输入信号包括所述输入节点信号和所述CLK_FB信号；
5.根据权利要求1-4任一项所述的鉴相鉴频器电路，其特征在于，所述鉴相鉴频器电路的工作时序包括复位阶段、采样阶段和锁定阶段，若复位信号为低电平，输入节点信号为高电平，对所述鉴相鉴频器电路进行复位，复位释放后，进入采样阶段；采样阶段用于对CLK_FB信号和CLK_FR信号进行频率采样，直至所述CLK_FB信号和所述CLK_FR信号的频率和相位均相同，进入锁定阶段。
6.一种鉴相鉴频器电路设计方法，其特征在于，包括：
7.一种锁相环电路，其特征在于，包括权利要求1-5任一项所述的鉴相鉴频器电路。
...【技术特征摘要】
1.一种鉴相鉴频器电路，其特征在于，包括up信号产生电路和down信号产生电路，up信号和down信号分别用于控制电荷泵的pmos电流镜和nmos电流镜；所述up信号产生电路和所述down信号产生电路均包括中间节点电路单元和输出节点电路单元，所述中间节点电路单元和/或所述输出节点电路单元增设自锁功能结构，或者对所述中间节点电路单元和/或所述输出节点电路单元进行改进，使其具备自锁功能。
2.根据权利要求1所述的鉴相鉴频器电路，其特征在于，所述up信号产生电路的中间节点电路单元和所述down信号产生电路的中间节点电路单元结构相同，所述up信号产生电路的中间节点电路单元的输入信号包括clk_fr信号和输入节点信号，所述输入节点信号基于所述up信号产生电路的输出节点信号、所述down信号产生电路的输出节点信号以及复位信号确定；所述down信号产生电路的中间节点电路单元的输入信号包括所述输入节点信号和所述clk_fb信号；
3.根据权利要求2所述的鉴相鉴频器电路，其特征在于，所述up信号产生电路的输出节点信号和所述down信号产生...
【专利技术属性】
技术研发人员：卢奕宏，孙添平，
申请(专利权)人：深圳市爱协生科技股份有限公司，
类型：发明
国别省市：
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