三维半导体存储器装置、包括其的电子系统及其制造方法制造方法及图纸

公开了一种三维半导体存储器装置、包括其的电子系统及其制造方法。半导体存储器装置可包括：堆叠结构，其包括交替地堆叠在衬底上的电极层和电极层间绝缘层；竖直半导体图案，其穿过堆叠结构，并且布置为邻近于衬底；以及栅极绝缘层，其在竖直半导体图案与堆叠结构之间。栅极绝缘层可包括邻近于堆叠结构的阻挡绝缘层和电荷存储图案，电荷存储图案与堆叠结构间隔开同时阻挡绝缘层介于它们之间，并且沿着阻挡绝缘层的表面布置。随着与阻挡绝缘层相距的距离减小，电荷存储图案的宽度可增大。电荷存储图案的宽度可增大。电荷存储图案的宽度可增大。

【技术实现步骤摘要】
三维半导体存储器装置、包括其的电子系统及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2022年1月28日在韩国知识产权局提交的韩国专利申请No.10
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2022
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0013003的优先权，该申请的全部内容以引用方式全文并入本文中。


[0003]本公开涉及一种半导体装置、包括该半导体装置的电子系统及其制造方法，具体地说，涉及一种高度集成和高度可靠的三维半导体存储器装置、包括其的电子系统及其制造方法。

技术介绍

[0004]可需要半导体装置的更高集成度，以满足消费者对卓越性能和廉价价格的需求。就半导体装置而言，由于它们的集成度可为决定产品价格的重要因素，因此可特别需要增加集成度。在二维或平面半导体装置的情况下，由于集成度可主要由单位存储器单元所占据的面积决定，因此集成度可受到精细图案形成技术水平的极大影响。然而，会需要极其昂贵的工艺设备来增加图案精细度，并且会对增加二维或平面半导体器件的集成度形成实际限制。因此，最近提出了包括三维布置的存储器单元的三维半导体存储器装置。

技术实现思路

[0005]本专利技术构思的实施例提供了一种高度集成和高度可靠的三维半导体存储器装置和包括其的电子系统。
[0006]本专利技术构思的实施例提供了一种制造高度集成和高度可靠的三维半导体存储器装置的方法。
[0007]根据本专利技术构思的实施例，一种三维半导体存储器装置可包括：堆叠结构，其包括交替地堆叠在衬底上的电极层和电极层间绝缘层；竖直半导体图案，其穿过所述堆叠结构；以及栅极绝缘层，其在所述竖直半导体图案与所述堆叠结构之间。栅极绝缘层可包括阻挡绝缘层和电荷存储图案。阻挡绝缘层可邻近于堆叠结构。电荷存储图案可与所述堆叠结构间隔开并且沿着所述阻挡绝缘层的表面布置。阻挡绝缘层可在所述电荷存储图案与所述堆叠结构之间。随着与所述阻挡绝缘层相距的距离减小，所述电荷存储图案的宽度可增大。
[0008]根据本专利技术构思的实施例，一种三维半导体存储器装置可包括：外围电路结构；以及外围电路结构上的单元阵列结构。单元阵列结构可包括第一衬底、第一衬底上的源极结构、第一衬底上的堆叠结构、平面化绝缘层、多个竖直半导体图案、位线焊盘和在所述多个竖直半导体图案与堆叠结构之间的栅极绝缘层。第一衬底可包括在第一方向上设置的单元阵列区和连接区。堆叠结构可包括交替地堆叠在第一衬底上的电极层和电极层间绝缘层。平面化绝缘层可在连接区上，并且可覆盖堆叠结构的端部。所述多个竖直半导体图案可在单元阵列区上。所述多个竖直半导体图案可穿过堆叠结构和源极结构。所述多个竖直半导体图案可邻近于第一衬底。位线焊盘可分别在所述多个竖直半导体图案上。栅极绝缘层可
包括阻挡绝缘层和电荷存储图案。阻挡绝缘层可邻近于堆叠结构。电荷存储图案可与堆叠结构间隔开，并且沿着阻挡绝缘层的表面排列。阻挡绝缘层可在电荷存储图案与堆叠结构之间。竖直半导体图案中的每一个可包括其平均大小大于电荷存储图案的平均大小的硅晶粒。
[0009]根据本专利技术构思的实施例，一种电子系统可包括：半导体装置，其包括外围电路结构、外围电路结构上的单元阵列结构、以及电连接至外围电路结构的输入/输出焊盘；以及控制器，其通过输入/输出焊盘电连接至半导体装置。控制器可被配置为控制半导体装置。单元阵列结构可包括衬底上的堆叠结构、穿过堆叠结构并且布置为邻近于衬底的竖直半导体图案、以及竖直半导体图案与堆叠结构之间的栅极绝缘层。堆叠结构可包括交替地堆叠在衬底上的电极层和电极层间绝缘层。栅极绝缘层可包括阻挡绝缘层和电荷存储图案。阻挡绝缘层可邻近于堆叠结构。电荷存储图案可与堆叠结构间隔开并且沿着阻挡绝缘层的表面布置。阻挡绝缘层可在电荷存储图案与堆叠结构之间。随着与阻挡绝缘层相距的距离减小，电荷存储图案的宽度可增大。
[0010]根据本专利技术构思的实施例，一种制造三维半导体存储器装置的方法可包括：在衬底上交替地堆叠牺牲层和电极层间绝缘层；蚀刻穿过电极层间绝缘层和牺牲层的竖直孔，以提供具有竖直孔的所得结构，竖直孔暴露出衬底；在竖直孔内在所得结构上形成阻挡绝缘层；在阻挡绝缘层上形成非晶多晶硅层；通过执行使非晶多晶硅层结晶的退火工艺形成结晶硅层；蚀刻结晶硅层，以形成硅晶体图案；以及在硅晶体图案上形成钝化层。
附图说明
[0011]图1A是示意性地示出包括根据本专利技术构思的实施例的半导体装置的电子系统的图。
[0012]图1B是示意性地示出包括根据本专利技术构思的实施例的半导体装置的电子系统的透视图。
[0013]图1C和图1D是剖视图，它们中的每一个示意性地示出了根据本专利技术构思的实施例的半导体封装件。
[0014]图2是示出根据本专利技术构思的实施例的三维半导体存储器装置的平面图。
[0015]图3是沿图2的线A
‑
A
’
截取的剖视图。
[0016]图4是沿图2的线B
‑
B
’
截取的剖视图。
[0017]图5A是示出根据本专利技术构思的实施例的半导体装置的一部分(例如，图4的
‘
P1
’
)的放大剖视图。
[0018]图5B至图5D是放大剖视图，它们中的每一个示出了根据本专利技术构思的实施例的半导体装置的一部分(例如，图5A的
‘
P2
’
)。
[0019]图6是示出根据本专利技术构思的实施例的三维半导体存储器装置的一部分的透视图。
[0020]图7A是示出根据本专利技术构思的实施例的半导体装置的一部分(例如，图4的
‘
P1
’
)的放大剖视图。
[0021]图7B是示出根据本专利技术构思的实施例的半导体装置的一部分(例如，图7A的
‘
P2
’
)的放大剖视图。
[0022]图8是示出根据本专利技术构思的实施例的半导体装置的一部分(例如，图4的
‘
P1
’
)的放大剖视图。
[0023]图9A至图9E是示出制造具有图4的剖面的三维半导体存储器装置的工艺的剖视图。
[0024]图10是示出根据本专利技术构思的实施例的形成电荷存储图案的工艺的工艺流程图。
[0025]图11A至图11E是示出在制造工艺中的一部分(例如，图9C的
‘
P1
’
)的剖视图。
[0026]图12是示出根据本专利技术构思的实施例的半导体装置的剖视图。
具体实施方式
[0027]当诸如
“……
中的至少一个”的表达出现于一列元件之后时，其修饰整列元件而不修饰该列元件中的单独元件。例如，“A、B和C中的至少一个”和相似语言(例如，“选自A、B和C构成的组中的至少一个”)可被理解为仅A、仅B、仅C，或A、B和C中的两个或更多个的任意组合，诸如，ABC、AB、BC和AC。
[0028]现在将参照其中示出了示例实施例的附图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维半导体存储器装置，包括：堆叠结构，其包括交替地堆叠在衬底上的电极层和电极层间绝缘层；竖直半导体图案，其穿过所述堆叠结构；以及栅极绝缘层，其在所述竖直半导体图案与所述堆叠结构之间，所述栅极绝缘层包括阻挡绝缘层和电荷存储图案，所述阻挡绝缘层邻近于所述堆叠结构，所述电荷存储图案与所述堆叠结构间隔开并且沿着所述阻挡绝缘层的表面布置，所述阻挡绝缘层在所述电荷存储图案与所述堆叠结构之间，并且其中，随着与所述阻挡绝缘层相距的距离减小，所述电荷存储图案的宽度增大。2.根据权利要求1所述的装置，其中，当在平面图或剖视图中看时，所述电荷存储图案具有多边形形状。3.根据权利要求1所述的装置，其中，所述电荷存储图案中的每一个具有相对于所述阻挡绝缘层的表面倾斜的侧表面。4.根据权利要求1所述的装置，其中，所述电荷存储图案中的每一个包括第一部分和第二部分，所述第二部分与所述阻挡绝缘层接触并且彼此连接，并且所述第一部分彼此间隔开并且与所述阻挡绝缘层间隔开。5.根据权利要求1所述的装置，其中，所述电极层中的每一个具有第一竖直长度，所述电荷存储图案中的每一个具有第二竖直长度，并且所述第二竖直长度小于所述第一竖直长度。6.根据权利要求1所述的装置，其中，所述电荷存储图案中的每一个是掺杂的硅晶体图案或未掺杂的硅晶体图案。7.根据权利要求1所述的装置，其中，所述竖直半导体图案中的每一个具有硅晶粒，并且所述硅晶粒的平均大小大于所述电荷存储图案的平均大小。8.根据权利要求1所述的装置，其中，所述栅极绝缘层还包括钝化层，所述钝化层在所述电荷存储图案与所述竖直半导体图案之间，并且所述钝化层覆盖所述电荷存储图案。9.根据权利要求8所述的装置，其中，所述钝化层包括SiN、SiO、SiON和金属氧化物材料中的至少一种，并且所述钝化层具有单层结构或多层结构。10.根据权利要求8所述的装置，其中，所述栅极绝缘层还包括所述钝化层与所述竖直半导体图案之间的隧道绝缘层。11.根据权利要求1所述的装置，还包括：源极结构，其在所述衬底与所述堆叠结构之间，其中，所述竖直半导体图案穿过所述源极结构并且延伸至所述衬底中，所述栅极绝缘层在所述源极结构下方，并且在所述竖直半导体图案与所述衬底之间，
所述源极结构穿过所述栅极绝缘层，并且与所述竖直半导体图案接触，所述栅极绝缘层还包括所述源极结构下方的虚设电荷存储图案，并且随着与所述阻挡绝缘层相距的距离减小，所述虚设电荷存储图案的宽度增大。12.根据权利要求1所述的装置，其中，所述栅极绝缘层还包括：封盖层，其覆盖所述电荷存储图案；钝化层，其覆盖所述封盖层；以及隧道绝缘层，其覆盖所述钝化层。13.一种三维半导体存储器装置，包括：外围电路结构；以及所述外围电路结构上的单元阵列结构，所述单元阵列结构包括第一衬底...

【专利技术属性】
技术研发人员：安素荣，延国贤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：