半导体装置及包括其的电子系统制造方法及图纸

公开了一种三维半导体存储器装置和一种包括其的电子系统。半导体装置包括：衬底；单元阵列结构，其包括堆叠在衬底上的多个电极；竖直沟道结构，其穿过所述单元阵列结构并且连接至衬底；导电焊盘，其在竖直沟道结构的上部中；单元阵列结构上的层间绝缘层；位线，其在单元阵列结构上；位线接触件，其将位线电连接至导电焊盘；以及第一应力释放层，其在层间绝缘层的顶表面上在单元阵列结构与位线之间。第一应力释放层包括有机硅聚合物，并且第一应力释放层的碳浓度高于层间绝缘层的碳浓度。层的碳浓度高于层间绝缘层的碳浓度。层的碳浓度高于层间绝缘层的碳浓度。

【技术实现步骤摘要】
半导体装置及包括其的电子系统
[0001]相关申请的交叉引用
[0002]本申请要求于2022年1月17日在韩国知识产权局提交的韩国专利申请No.10
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2022
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0006435的优先权，该申请的公开以引用方式全文并入本文中。


[0003]本公开涉及一种三维半导体存储器装置和包括其的电子系统。

技术介绍

[0004]可需要能够存储大量数据的半导体装置作为电子系统的一部分。
[0005]因此，进行研究以增大半导体装置的数据存储容量。例如，可提出具有三维布置的存储器单元而非二维布置的存储器单元的半导体装置。

技术实现思路

[0006]本专利技术构思的实施例提供了一种具有提高的可靠性的三维半导体存储器装置。
[0007]本专利技术构思的实施例提供了一种制造具有提高的可靠性的三维半导体存储器装置的方法。
[0008]根据本专利技术构思的实施例，一种半导体装置可包括：衬底；所述衬底上的单元阵列结构，所述单元阵列结构包括堆叠和彼此间隔开的多个电极；竖直沟道结构，其穿过所述单元阵列结构并且连接至所述衬底；导电焊盘，其在所述竖直沟道结构的上部中；所述单元阵列结构上的层间绝缘层；位线，其在所述单元阵列结构上并且电连接至所述导电焊盘；以及第一应力释放层，其在所述层间绝缘层的顶表面上位于所述单元阵列结构与所述位线之间。所述第一应力释放层可包括有机硅聚合物，并且所述第一应力释放层的碳浓度可高于所述层间绝缘层的碳浓度。
[0009]根据本专利技术构思的实施例，一种半导体装置可包括：衬底；第一堆叠件，其包括堆叠在所述衬底上并且彼此间隔开的多个第一电极；第二堆叠件，其包括堆叠在所述第一堆叠件上并且彼此间隔开的多个第二电极；第一应力释放层，其在所述第一堆叠件与所述第二堆叠件之间；以及竖直沟道结构，其穿过所述第一堆叠件、所述第二堆叠件和所述第一应力释放层，并且连接至所述衬底。所述第一应力释放层可包括有机硅聚合物，所述第一应力释放层可包含碳(C)、氢(H)、硅(Si)和氧(O)。所述第一应力释放层的碳浓度可为约20at％至40at％或在20at％至40at％范围内，所述第一应力释放层的硅浓度为约3at％至16at％或在3at％至16at％范围内，并且所述第一应力释放层的氧浓度为约3at％至16at％或在3at％至16at％范围内。
[0010]根据本专利技术构思的实施例，一种电子系统可包括：半导体装置，其包括电连接至外围电路的输入/输出焊盘；以及控制器，其通过所述输入/输出焊盘电连接至所述半导体装置，并且被配置为控制所述半导体装置。所述半导体装置可包括：下水平层，其包括第一衬底和所述第一衬底上的所述外围电路；以及所述下水平层上的上水平层。所述上水平层可
包括：所述下水平层上的第二衬底；所述第二衬底上的单元阵列结构，所述单元阵列结构包括堆叠和彼此间隔开的多个电极；竖直沟道结构，其穿过所述单元阵列结构，并且连接至所述第二衬底；所述单元阵列结构上的层间绝缘层；以及应力释放层，其设置在所述单元阵列结构上且在所述层间绝缘层的顶表面上。所述应力释放层可包括有机硅聚合物，并且所述应力释放层的密度可低于所述层间绝缘层的密度。
[0011]根据本专利技术构思的实施例，一种制造半导体装置的方法可包括：在衬底上交替地堆叠绝缘层和牺牲层，以形成模制层；在模制层上形成应力释放层，应力释放层包括有机硅聚合物；在应力释放层上形成硬掩模层；利用光刻处理图案化硬掩模层；以及利用硬掩模层作为蚀刻掩模各向异性地蚀刻模制层。应力释放层可配置为释放或减小通过硬掩模层施加的应力。
附图说明
[0012]图1A、图1B、图1C和图1D是示出根据比较示例的蚀刻模制层的方法的截面图。
[0013]图2A、图2B、图2C和图2D是示出根据本专利技术构思的实施例的蚀刻模制层的方法的截面图。
[0014]图3是示出图2B的部分M的放大结构的概念图。
[0015]图4是示意性地示出包括根据本专利技术构思的实施例的半导体装置的电子系统的图。
[0016]图5是示出包括根据本专利技术构思的实施例的半导体装置的电子系统的透视图。
[0017]图6和图7是示意性地示出根据本专利技术构思的示例实施例的半导体封装件的截面图。
[0018]图8是示出根据本专利技术构思的实施例的半导体装置的平面图。
[0019]图9A是沿图8的线I
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I'截取的截面图。
[0020]图9B是沿图8的线I I
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I I'截取的截面图。
[0021]图10A、图11A、图12A、图13A、图14A、图15A、图16A和图17A是沿图8的线I
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I'截取的截面图，以示出根据本专利技术构思的实施例的制造半导体装置的方法。
[0022]图10B、图11B、图12B、图13B、图14B、图15B、图16B和图17B是沿图8的线I I
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I I'截取的截面图，以示出根据本专利技术构思的实施例的制造半导体装置的方法。
[0023]图18是沿着图8的线I
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I'截取的截面图，以示出根据本专利技术构思的实施例的半导体装置。
具体实施方式
[0024]图1A至图1D是示出根据比较示例的蚀刻模制层的方法的截面图。本文中描述为“连接”的元件可电连接和/或物理连接。当元件被描述为直接位于彼此上或直接接触彼此时，不存在中间元件。
[0025]参照图1A，可在衬底SUB上形成模制层MO。衬底SUB可为半导体衬底(例如，硅晶圆)。模制层MO可为包括交替地堆叠的至少两个不同层的结构。例如，模制层MO可为其中交替地堆叠有氧化硅层和氮化硅层的堆叠件。模制层MO可形成在衬底SUB的顶表面上。
[0026]可在衬底SUB的底表面上形成应力层STL。由于应力层STL，可将第一应力STR1施加
在衬底SUB上。术语“第一”、“第二”等可在本文中仅用于将一个元件或属性与另一个元件或属性区分。第一应力STR1可为拉应力或压应力。在实施例中，第一应力STR1可为拉应力。由于施加在衬底SUB上的第一应力STR1，衬底SUB和模制层MO可弯曲。
[0027]在实施例中，应力层STL可由基于硅的绝缘层形成或包括基于硅的绝缘层。例如，应力层STL可包括氧化硅层、氮化硅层或氧氮化硅层。通过调整沉积应力层STL的处理，可增大应力层STL的第一应力STR1。
[0028]参照图1B，可在模制层MO上形成硬掩模层HML。硬掩模层HML可为用于蚀刻模制层MO的蚀刻掩模。硬掩模层HML可具有相对大的厚度。在实施例中，硬掩模层HML可包括非晶碳层。
[0029]硬掩模层HML可对邻近元件施加相对大的应力。例如，硬掩模层HML可对衬底SUB施加第二应力STR2。第二应力STR2可为拉应力或压应力。在实施例中，第二应力STR2可为拉应力。
[0030]同时，来自应力层STL的第一应力STR1可施加至衬底SUB的底表面上，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：衬底；所述衬底上的单元阵列结构，所述单元阵列结构包括堆叠和彼此间隔开的多个电极；竖直沟道结构，其穿过所述单元阵列结构并且电连接至所述衬底；导电焊盘，其在所述竖直沟道结构的上部中；所述单元阵列结构上的层间绝缘层；位线，其在所述单元阵列结构上并且电连接至所述导电焊盘；以及第一应力释放层，其在所述层间绝缘层的顶表面上在所述单元阵列结构与所述位线之间，其中，所述第一应力释放层包括有机硅聚合物，并且所述第一应力释放层的碳浓度高于所述层间绝缘层的碳浓度。2.根据权利要求1所述的半导体装置，还包括：位线接触件，其将所述位线电连接至所述导电焊盘，其中，所述第一应力释放层的顶表面与所述导电焊盘的顶表面位于相同水平高度处。3.根据权利要求1所述的半导体装置，其中，所述第一应力释放层包括碳、氢、硅和氧，所述第一应力释放层的碳浓度为20at％至40at％，所述第一应力释放层的硅浓度为3at％至16at％，并且所述第一应力释放层的氧浓度为3at％至16at％。4.根据权利要求1所述的半导体装置，其中，所述有机硅聚合物包括以下化学式1的单元、以下化学式2的单元或者以下化学式1和2的单元的组合：[化学式1][化学式2]其中，R1、R2、R3和R4各自单独为氢、具有1至5个碳原子的烷基、具有2至6个碳原子的烯基、具有2至6个碳原子的炔基、具有1至5个碳原子的烷氧基、具有6至10个碳原子的芳基、巯基、具有1至5个碳原子的巯烷基、具有1至5个碳原子的氟烷基、或者具有1至5个碳原子的氨烷基，并且n和m中的每一个是100与10,000之间的整数。5.根据权利要求1所述的半导体装置，其中，所述第一应力释放层的密度低于所述层间绝缘层的密度。6.根据权利要求1所述的半导体装置，其中，所述第一应力释放层的硅浓度低于所述层
间绝缘层的硅浓度。7.根据权利要求1所述的半导体装置，其中，所述单元阵列结构包括第一堆叠件和所述第一堆叠件上的第二堆叠件，所述半导体装置还包括所述第一堆叠件与所述第二堆叠件之间的第二应力释放层，并且所述第二应力释放层与所述第一应力释放层包括相同的有机硅聚合物。8.根据权利要求1所述的半导体装置，还包括：分离结构，其穿过所述单元阵列结构，并且将所述多个电极彼此水平地分离；源极接触插塞，其从第一上互连线竖直地延伸至所述衬底；以及穿通件，其从第二上互连线竖直地延伸至所述衬底下方的区域，其中，所述第一应力释放层的顶表面与所述分离结构、所述源极接触插塞和所述穿通件中的至少一个的顶表面位于相同水平高度处。9.根据权利要求1所述的半导体装置，还包括：下水平层，其在所述衬底下方并且包括外围电路。10.根据权利要求1所述的半导体装置，其中，所述衬底的与所述第一应力释放层相对的表面上没有应力释放层。11.一种半导体装置，包括：衬底；第一堆叠件，其包括堆叠在所述衬底上并且彼此间隔开的多个第一电极；第二堆叠件，其包括堆叠在所述第一堆叠件上并且彼此间隔开的多个第二电极；第一应力释放层，其在所述第一堆叠件与所述第二堆叠件之间；以及竖直沟道结构，其穿过所述第一堆叠件、所述第二堆叠...

【专利技术属性】
技术研发人员：全炫旭，康有善，高永珉，金烔永，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：