半导体结构的制备方法技术

本申请涉及一种半导体结构的制备方法。半导体结构的制备方法包括：提供基底；提供衬底；于衬底的表面形成外延叠层，外延叠层包括由下至上依次叠置的第一外延牺牲层及第二外延牺牲层；于外延叠层内形成沟道孔；于沟道孔的侧壁形成第一导电类型的第一沟道层，并于第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层；第二外延牺牲层与第一沟道层的刻蚀选择比大于1；第二沟道层的掺杂浓度大于第一沟道层的掺杂浓度，第二导电类型与第一导电类型不同。本申请的半导体结构的制备方法在后续对外延叠层进行刻蚀时，不会造成第一沟道层和第二沟道层被刻蚀破坏，进一步帮助提升沟道结构的完整性，以提升存储器件的性能。以提升存储器件的性能。以提升存储器件的性能。

【技术实现步骤摘要】
半导体结构的制备方法


[0001]本申请涉及半导体
，特别是涉及一种半导体结构的制备方法。

技术介绍

[0002]随着半导体技术的发展，半导体结构和制备方法受到广泛关注。其中，存储器件在半导体产品中至关重要，因此其结构和性能的提升成为当前技术革新的关键。
[0003]常规存储器件的制备过程中，外延结构和沟道层的材料多采用刻蚀选择比非常接近的材料，在后续形成位线结构需要刻蚀外延结构时，沟道层也会被刻蚀影响，导致沟道结构受到破坏，降低器件性能。

技术实现思路

[0004]基于此，有必要针对上述的问题提供一种半导体结构的制备方法。
[0005]为解决上述问题，本申请提供了一种半导体结构的制备方法，包括：提供衬底；于所述衬底的表面形成外延叠层，所述外延叠层包括由下至上依次叠置的第一外延牺牲层及第二外延牺牲层；于所述外延叠层内形成沟道孔；于所述沟道孔的侧壁形成第一导电类型的第一沟道层，并于所述第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层；所述第二外延牺牲层与所述第一沟道层的刻蚀选择比大于1；所述第二沟道层的掺杂浓度大于所述第一沟道层的掺杂浓度，所述第二导电类型与所述第一导电类型不同。
[0006]在其中一个实施例中，所述外延叠层包括核心区及位于所述核心区外侧的台阶区；于所述外延叠层内形成沟道孔之前，还包括：刻蚀所述台阶区，以形成台阶结构。
[0007]在其中一个实施例中，刻蚀所述台阶区，以形成台阶结构，包括：于所述外延叠层远离所述衬底的表面形成掩膜叠层；图形化所述掩膜叠层，以形成图形化掩膜叠层，所述图形化掩膜叠层覆盖所述核心区；基于所述图形化掩膜叠层刻蚀所述外延叠层的所述台阶区，以得到所述台阶结构；得到所述台阶结构之后，于所述外延叠层内形成沟道孔之前，还包括：形成第一覆盖介质层，所述第一覆盖介质层覆盖所述台阶结构的所述台阶区；于所述外延叠层内形成沟道孔，包括：于所述图形化掩膜叠层上形成图形化掩膜层，所述图形化掩膜层定义出所述沟道孔的形状及位置；基于所述图形化掩膜层刻蚀所述图形化掩膜叠层及所述外延叠层的所述核心区，以得到所述沟道孔；所述沟道孔沿厚度方向贯穿所述图形化掩膜叠层及所述外延叠层的所述核心区。
[0008]在其中一个实施例中，于所述沟道孔的侧壁形成第一导电类型的第一沟道层，并于所述第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层，包括：
于所述沟道孔的侧壁、所述第一覆盖介质层远离所述台阶结构的表面及所述图形化掩膜叠层远离所述外延叠层的表面形成第一导电类型的第一沟道材料层；形成第二导电类型的第二沟道材料层，所述第二沟道材料层覆盖所述第一沟道材料层的表面；去除所述沟道孔外围的所述第二沟道材料层及所述沟道孔外围的所述第一沟道材料层，以得到所述第二沟道层及所述第一沟道层。
[0009]在其中一个实施例中，去除所述沟道孔外围的所述第二沟道材料层及所述沟道孔外围的所述第一沟道材料层，以得到所述第二沟道层及所述第一沟道层之后，还包括：形成存储材料层，所述存储材料层覆盖所述第二沟道层的表面及所述沟道孔的底部；形成第一导电材料层，所述第一导电材料层覆盖所述存储材料层的表面；去除位于所述沟道孔外围的所述第一导电材料层及位于所述沟道孔外围的所述存储材料层，以得到第一导电层及存储层。
[0010]在其中一个实施例中，得到第一导电层及存储层之后，还包括：形成第一位线沟槽，所述第一位线沟槽沿厚度方向贯穿所述第一覆盖介质层、所述图形化掩膜叠层及所述外延叠层；基于所述第一位线沟槽去除所述第一外延牺牲层，以得到第一牺牲间隙；形成第二覆盖介质层及层间介质层，所述第二覆盖介质层填满所述第一位线沟槽，所述层间介质层填满所述第一牺牲间隙；刻蚀所述第二覆盖介质层，以形成第二位线沟槽；基于所述第二位线沟槽去除所述第二外延牺牲层，以得到第二牺牲间隙；于所述第二牺牲间隙内形成第二导电层。
[0011]在其中一个实施例中，基于所述第二位线沟槽去除所述第二外延牺牲层，以得到第二牺牲间隙之后，于所述第二牺牲间隙内形成第二导电层之前，还包括：对所得结构进行热处理，使所述第二沟道层内的第二导电类型的掺杂离子扩散至所述第一沟道层，以使所述第一沟道层的掺杂类型转变为第二导电类型，得到第二导电类型的第三沟道层。
[0012]在其中一个实施例中，于所述第二牺牲间隙内形成第二导电层，包括：于所述第二位线沟槽内、所述第二牺牲间隙内及所述第二覆盖介质层远离所述外延叠层的表面形成导电材料层；去除位于所述第二覆盖介质层远离所述外延叠层的表面及所述第二位线沟槽内的所述导电材料层，保留于所述第二牺牲间隙内的所述导电材料层即为所述第二导电层。
[0013]在其中一个实施例中，所述沟道孔的数量为多个，多个所述沟道孔呈阵列排布；于所述第二位线沟槽内、所述第二牺牲间隙内及所述第二覆盖介质层远离所述外延叠层的表面形成导电材料层之前，还包括：于所述沟道孔内形成金属硅化物层，所述金属硅化物层位于所述第二导电层与所述第三沟道层之间，与所述第二导电层及所述第三沟道层均相接触。
[0014]在其中一个实施例中，去除位于所述第二覆盖介质层远离所述外延叠层的表面及所述第二位线沟槽内的所述导电材料层之后，还包括：
形成第三覆盖介质层，所述第三覆盖介质层填满所述第二位线沟槽；形成第一接触插塞及第二接触插塞，所述第一接触插塞沿厚度方向贯穿所述第三覆盖介质层，与所述第一导电层相接触，所述第二接触插塞沿厚度方向贯穿所述第三覆盖介质层，与所述第二导电层相接触。
[0015]本申请的半导体结构的制备方法，通过在衬底上形成外延叠层，在外延叠层内形成沟道孔，第一沟道层和第二沟道层形成于沟道孔内，第二沟道层的掺杂浓度大于第一沟道层的掺杂浓度，掺杂使得第一沟道层和第二沟道层不易被腐蚀或刻蚀；且第二外延牺牲层与第一沟道层的刻蚀选择比大于1，使得在后续对外延叠层进行刻蚀时，不会造成沟道层被刻蚀破坏，进一步帮助提升沟道结构的完整性，以提升存储器件的性能。
附图说明
[0016]为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0017]图1为一实施例中提供的半导体结构的制备方法的流程图；图2为一实施例中提供的半导体结构的制备方法中步骤S102所得结构的立体结构示意图；图3为一实施例中提供的半导体结构的制备方法中刻蚀台阶区，以形成台阶结构的步骤流程图；图4为一实施例中提供的半导体结构的制备方法中步骤S301所得结构的立体结构示意图；图5为一实施例中提供的半导体结构的制备方法中步骤S302所得结构的立体结构示意图；图6为一实施例中提供的半导体结构的制备方法中步骤S303所得结构的立体结构示意图；图7为一实施例中提供的半导体结构的制备方法中形成第一覆盖介质层的步骤所得结构的立体结构示意图；图8为一实施例中本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供衬底；于所述衬底的表面形成外延叠层，所述外延叠层包括由下至上依次叠置的第一外延牺牲层及第二外延牺牲层；于所述外延叠层内形成沟道孔；于所述沟道孔的侧壁形成第一导电类型的第一沟道层，并于所述第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层；所述第二外延牺牲层与所述第一沟道层的刻蚀选择比大于1；所述第二沟道层的掺杂浓度大于所述第一沟道层的掺杂浓度，所述第二导电类型与所述第一导电类型不同。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述外延叠层包括核心区及位于所述核心区外侧的台阶区；于所述外延叠层内形成沟道孔之前，还包括：刻蚀所述台阶区，以形成台阶结构。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，刻蚀所述台阶区，以形成台阶结构，包括：于所述外延叠层远离所述衬底的表面形成掩膜叠层；图形化所述掩膜叠层，以形成图形化掩膜叠层，所述图形化掩膜叠层覆盖所述核心区；基于所述图形化掩膜叠层刻蚀所述外延叠层的所述台阶区，以得到所述台阶结构；得到所述台阶结构之后，于所述外延叠层内形成沟道孔之前，还包括：形成第一覆盖介质层，所述第一覆盖介质层覆盖所述台阶结构的所述台阶区；于所述外延叠层内形成沟道孔，包括：于所述图形化掩膜叠层上形成图形化掩膜层，所述图形化掩膜层定义出所述沟道孔的形状及位置；基于所述图形化掩膜层刻蚀所述图形化掩膜叠层及所述外延叠层的所述核心区，以得到所述沟道孔；所述沟道孔沿厚度方向贯穿所述图形化掩膜叠层及所述外延叠层的所述核心区。4.根据权利要求3所述的半导体结构的制备方法，其特征在于，于所述沟道孔的侧壁形成第一导电类型的第一沟道层，并于所述第一导电类型的第一沟道层的表面形成第二导电类型的第二沟道层，包括：于所述沟道孔的侧壁、所述第一覆盖介质层远离所述台阶结构的表面及所述图形化掩膜叠层远离所述外延叠层的表面形成第一导电类型的第一沟道材料层；形成第二导电类型的第二沟道材料层，所述第二沟道材料层覆盖所述第一沟道材料层的表面；去除所述沟道孔外围的所述第二沟道材料层及所述沟道孔外围的所述第一沟道材料层，以得到所述第二沟道层及所述第一沟道层。5.根据权利要求4所述的半导体结构的制备方法，其特征在于，去除所述沟道孔外围的所述第二沟道材料层及所述沟道孔外围的所述第一沟道材料层，以得到所述第二沟道层及所述第一沟道层之后，还包括：形成存储材料层，所述存储材料层覆盖所述第二沟道层的表面及所述沟道孔的底部；形成第一导电材料层，...

【专利技术属性】
技术研发人员：郭帅，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：